Проектирование функциональных узлов последовательностного типа: от триггеров до сложных счетных систем

Любая комбинационная логическая схема страдает абсолютной «амнезией». Значение на её выходе в момент времени $t$ зависит исключительно от комбинации входных сигналов в этот же самый момент $t$ (с поправкой на задержку распространения сигнала через вентили). Как только входное воздействие снимается, результат вычисления бесследно исчезает. Чтобы построить систему, способную к счету, фильтрации последовательностей или управлению сложными процессами, необходимо ввести понятие внутреннего состояния. Схемы, выход которых зависит не только от текущих входов, но и от предыстории работы, называются последовательностными схемами, или цифровыми автоматами с памятью.

Архитектура цифрового автомата с памятью

Фундаментальное отличие последовательностной схемы от комбинационной заключается в наличии петель обратной связи. Выходы логических элементов подаются обратно на их входы, формируя замкнутый контур циркуляции информации. Именно эта топологическая особенность превращает набор логических вентилей в элемент памяти.

Обобщенная структура цифрового автомата базируется на концепции разделения системы на комбинационную часть и блок памяти.

В этой модели выделяются три ключевых вектора сигналов:

1. Вектор входных сигналов $X = \{x_1, x_2, ..., x_n\}$ — внешние воздействия на систему.
2. Вектор выходных сигналов $Y = \{y_1, y_2, ..., y_m\}$ — реакция системы, передаваемая во внешнюю среду.
3. Вектор внутренних состояний $Q = \{q_1, q_2, ..., q_k\}$ — сигналы, хранящиеся в блоке памяти и подаваемые по цепи обратной связи на вход комбинационной логики.

Комбинационная часть автомата решает две независимые задачи: формирование выходов $Y$ и вычисление следующего состояния $Q_{next}$, которое должно быть записано в память.

Математическая модель последовательностной схемы

Для строгого инженерного анализа цифровых устройств используется математический аппарат теории конечных автоматов. Конечный автомат определяется как шестерка объектов: $A = (X, Y, Q, \delta, \lambda, q_0)$, где:

• $X$, $Y$, $Q$ — конечные непустые множества входов, выходов и состояний соответственно.
• $\delta: X \times Q \rightarrow Q$ — функция переходов, определяющая, в какое состояние перейдет автомат.
• $\lambda$ — функция выходов, определяющая реакцию автомата.
• $q_0 \in Q$ — начальное состояние системы при включении питания или после сигнала сброса.

В зависимости от того, как формируется функция выходов $\lambda$, вся классификация цифровых автоматов делится на два фундаментальных класса: автоматы Мили (Mealy) и автоматы Мура (Moore).

Автомат Мили

В автомате Мили выходной сигнал зависит как от текущего внутреннего состояния, так и от текущей комбинации на входах. Система уравнений, описывающая динамику автомата Мили в дискретном времени $t$, выглядит так:

$$Q(t+1) = \delta(X(t), Q(t))$$

$$Y(t) = \lambda(X(t), Q(t))$$

Главная инженерная особенность автомата Мили — «прозрачность» для входных сигналов. Изменение входа $X$ может мгновенно (с учетом задержки логических вентилей) изменить выход $Y$, даже если тактовый сигнал не поступал и внутреннее состояние $Q$ не изменилось. Это делает схемы Мили более быстродействующими, но подверженными трансляции помех (гличей) со входов прямо на выходы.

Автомат Мура

В автомате Мура выходной сигнал является функцией исключительно внутреннего состояния. Входы влияют только на то, в какое состояние перейдет система на следующем шаге. Уравнения автомата Мура:

$$Q(t+1) = \delta(X(t), Q(t))$$

$$Y(t) = \lambda(Q(t))$$

Схемотехнически это означает, что выходы автомата Мура изолированы от входов регистром памяти. Любые высокочастотные колебания или помехи на входах $X$ не отразятся на выходах $Y$ до тех пор, пока автомат не перейдет в новое состояние. Это обеспечивает высокую стабильность выходных сигналов.

Характеристика	Автомат Мили	Автомат Мура
Зависимость выхода	От входов и состояния	Только от состояния
Реакция на вход	Мгновенная (асинхронная)	Задержанная (до смены состояния)
Количество состояний	Обычно требуется меньше	Обычно требуется больше
Помехоустойчивость выхода	Низкая (пропускает гличи)	Высокая (выход стабилизирован памятью)

Формы представления логики работы

Для синтеза реальных схем абстрактные функции $\delta$ и $\lambda$ необходимо перевести в булеву алгебру. Проектирование начинается с формализации задачи одним из трех способов.

1. Таблицы переходов и выходов. Это двумерные матрицы, где строки соответствуют текущим состояниям $Q(t)$, а столбцы — возможным входным комбинациям $X(t)$. На пересечении записывается следующее состояние $Q(t+1)$ и/или выход $Y(t)$. Для бинарной логики эти таблицы напрямую трансформируются в карты Карно, из которых выводятся минимизированные булевы функции.

2. Графы переходов (диаграммы состояний). Вершины графа обозначают внутренние состояния $Q$. Направленные дуги показывают переходы. Для автомата Мили вес дуги записывается в формате $X/Y$ (условие перехода / формируемый выход). Для автомата Мура выход привязан к вершине графа: в кружке пишется $Q_i / Y_i$, а над дугой — только условие перехода $X$.

3. Характеристические уравнения. Это аналитическое представление логики работы элемента памяти с использованием аппарата булевой алгебры, расширенного временными индексами. Например, характеристическое уравнение простейшей ячейки памяти описывается логической функцией:

$$Q_{t+1} = S \lor (\overline{R} \land Q_t)$$

Здесь $S$ (Set) и $R$ (Reset) — входные переменные, $Q_t$ — текущее состояние, а $Q_{t+1}$ — состояние, которое установится по завершении переходного процесса. Уравнение четко показывает: единица на выходе будет на следующем шаге, если сейчас подан сигнал установки ($S=1$), либо если единица там уже была ($Q_t=1$) и при этом нет сигнала сброса ($R=0$).

Фактор времени: асинхронные и синхронные системы

Индекс $t+1$ в математических моделях означает «следующий дискретный момент времени». Но в реальной кремниевой структуре время непрерывно. Способ реализации перехода от $t$ к $t+1$ делит все последовательностные схемы на асинхронные и синхронные.

Асинхронные автоматы

В асинхронных схемах смена состояния происходит немедленно при изменении входных сигналов. Роль задержки времени, разделяющей $t$ и $t+1$, играет естественная физическая задержка распространения сигнала через логические вентили ($\tau_{pd}$).

Проектирование асинхронных автоматов сопряжено с серьезной инженерной проблемой — состязаниями (гонками) сигналов. Если для перехода в новое состояние должны одновременно измениться несколько переменных состояния (например, переход от состояния $00$ к $11$), из-за микроскопической разницы в задержках вентилей схема фактически пройдет через промежуточное состояние $01$ или $10$. Если это промежуточное состояние является устойчивым, автомат может «застрять» в нем, так и не достигнув целевого состояния $11$. Такое явление называется критическим состязанием. Из-за сложности борьбы с гонками, асинхронные автоматы применяются редко, в основном там, где требуется предельно возможная скорость реакции, не ограниченная тактовым генератором.

Синхронные автоматы

Для устранения проблем с гонками вводится глобальный сигнал синхронизации — тактовый сигнал (Clock, CLK). В синхронных автоматах переход из состояния $Q(t)$ в $Q(t+1)$ разрешен только в строго определенные моменты времени, задаваемые активным фронтом или уровнем тактового импульса.

Введение тактового сигнала превращает непрерывное время в дискретное. В течение такта логические элементы комбинационной части могут переключаться сколько угодно раз, сигналы могут обгонять друг друга, могут возникать гличи. Но память зафиксирует результат вычислений (новое состояние $Q_{t+1}$) только в момент прихода активного фронта CLK. К этому моменту все переходные процессы в комбинационной логике обязаны завершиться.

Для надежной работы синхронной последовательностной схемы необходимо строгое соблюдение двух временных параметров относительно фронта синхросигнала:

1. Время предустановки ($t_{setup}$) — минимальное время до активного фронта CLK, в течение которого входной информационный сигнал должен оставаться неизменным. Если сигнал изменится внутри этого окна, элемент памяти может перейти в метастабильное состояние (зависнуть между логическим нулем и единицей).
2. Время удержания ($t_{hold}$) — минимальное время после активного фронта CLK, в течение которого входной сигнал все еще не должен меняться, чтобы процесс записи надежно завершился.

Математическая модель автомата предполагает мгновенный переход, но реальное проектирование требует расчета временных ограничений. Максимальная частота работы синхронного автомата ($F_{max}$) строго ограничена сверху суммой задержки логики, времени предустановки и задержки самого элемента памяти:

$$F_{max} \leq \frac{1}{t_{pd(logic)} + t_{setup} + t_{pd(memory)}}$$

Понимание математических моделей Мили и Мура, а также принципов синхронизации является фундаментом. Любой сложный цифровой узел — будь то счетчик команд микропроцессора или контроллер интерфейса — это комбинация логических вентилей, реализующих функции переходов $\delta$ и выходов $\lambda$, и элементов памяти, фиксирующих состояние строго по тактовому сигналу.

Классификация и динамические характеристики триггеров: от асинхронных структур до универсальных двухступенчатых MS-систем

Парадокс простейшей ячейки памяти заключается в том, что обратная связь, которая позволяет схеме хранить информацию, одновременно делает её уязвимой к малейшим задержкам сигналов. Если соединить выход логического вентиля с его же входом через другой вентиль, мы получим базовый элемент памяти. Однако при проектировании сложных вычислительных систем использование таких элементарных ячеек напрямую приводит к катастрофическим сбоям: данные начинают беспрепятственно «протекать» через каскады логики, нарушая синхронизацию. Переход от простейших асинхронных защелок к сложным двухступенчатым структурам — это история борьбы инженерной мысли с физическим временем распространения сигнала.

Асинхронные RS-триггеры: топология и проблема метастабильности

Фундаментом любых последовательностных устройств является асинхронный RS-триггер (Reset-Set). В зависимости от используемого логического базиса, он реализуется либо на двух элементах ИЛИ-НЕ (NOR), либо на двух элементах И-НЕ (NAND).

Рассмотрим классическую структуру в базисе ИЛИ-НЕ. Выход первого элемента подключается ко входу второго, а выход второго — ко входу первого.

Логика работы описывается системой уравнений: $Q = \overline{R \lor \overline{Q}}$ $\overline{Q} = \overline{S \lor Q}$

Где $Q$ — прямой выход триггера, $\overline{Q}$ — инверсный выход, $R$ (Reset) — сигнал сброса, $S$ (Set) — сигнал установки. Символ $\lor$ обозначает логическое ИЛИ, а верхнее подчеркивание — инверсию (НЕ).

В нормальном режиме работы сигналы $R$ и $S$ не могут быть активны одновременно. Если на вход $S$ подать логическую единицу ($S=1, R=0$), выход $\overline{Q}$ принудительно устанавливается в $0$. Этот $0$ поступает на верхний вентиль ИЛИ-НЕ вместе с $R=0$, что формирует на прямом выходе $Q$ единицу. Триггер перешел в состояние логической единицы.

Критический изъян асинхронного RS-триггера кроется в комбинации $S=1, R=1$. В базисе ИЛИ-НЕ это приводит к тому, что на обоих выходах ($Q$ и $\overline{Q}$) устанавливаются логические нули. Это нарушает базовое правило: выходы должны быть взаимно инверсными. Но главная проблема возникает при одновременном снятии единиц ($S \to 0, R \to 0$).

В этот момент оба вентиля ИЛИ-НЕ видят на своих входах нули и пытаются переключить свои выходы в единицу. Из-за технологического разброса параметров транзисторов один из вентилей сработает на пикосекунды быстрее. Тот вентиль, который первым установит $1$ на выходе, заблокирует другой вентиль, принудив его выход к $0$. Проблема в том, что предсказать, какой именно вентиль «победит», невозможно. Возникает состояние метастабильности — триггер может зависнуть в промежуточном напряжении или случайным образом свалиться в $0$ или $1$. В синхронных цифровых автоматах такое поведение недопустимо.

Синхронизация по уровню и D-защелки

Для управления моментом записи информации в схему вводят дополнительный вход синхронизации $C$ (Clock). В синхронном RS-триггере сигналы $S$ и $R$ проходят на базовую ячейку памяти только при $C=1$.

Характеристическое уравнение синхронного RS-триггера принимает вид: $Q_{t+1} = (C \land S) \lor (\overline{C \land R} \land Q_t)$

Где $Q_{t+1}$ — состояние в следующем такте, $Q_t$ — текущее состояние, $\land$ — логическое И.

Чтобы полностью исключить появление запрещенной комбинации $S=1, R=1$, инженеры объединили информационные входы через инвертор. Так появился D-триггер (Data). На вход $S$ подается сигнал $D$, а на вход $R$ — сигнал $\overline{D}$.

Уравнение D-триггера предельно лаконично: $Q_{t+1} = D$ (при $C=1$)

Однако здесь возникает проблема прозрачности по уровню (level-triggered). Пока синхросигнал $C$ равен логической единице, D-триггер работает как открытая дверь: любые изменения на входе $D$ немедленно отражаются на выходе $Q$.

Представим сдвиговый регистр, где выход первого D-триггера соединен со входом второго, и оба тактируются одним сигналом $C$. Ожидается, что за один такт бит информации сдвинется ровно на одну позицию. Но если длительность импульса $C=1$ превышает суммарную задержку распространения сигнала через два триггера, бит «проскочит» сразу через обе ячейки. Это делает невозможным проектирование надежных схем с обратными связями (например, счетчиков) на базе триггеров, управляемых по уровню.

Двухступенчатая архитектура (Master-Slave) и динамическое управление

Решением проблемы прозрачности стал переход к управлению по фронту (edge-triggered). Идея заключается в том, чтобы триггер реагировал на входные данные не в течение всего времени, пока $C=1$, а только в короткий момент изменения синхросигнала от $0$ к $1$ (передний фронт) или от $1$ к $0$ (задний фронт).

Классическая реализация этой концепции — двухступенчатая MS-архитектура (Master-Slave, ведущий-ведомый).

MS-триггер состоит из двух последовательно соединенных D-защелок (управляемых по уровню). Ключевой элемент архитектуры — инвертор в цепи синхронизации. Если на ведущий триггер (Master) подается синхросигнал $C$, то на ведомый (Slave) поступает $\overline{C}$.

Рассмотрим динамику процесса:

1. Фаза записи ($C=1$): Ведущий триггер прозрачен. Он принимает данные со входа $D$. Ведомый триггер в этот момент заблокирован (так как $\overline{C}=0$) и надежно хранит предыдущее значение, отдавая его на выход всей схемы.
2. Фронт спада ($C \to 0$): Ведущий триггер мгновенно защелкивается, фиксируя то значение $D$, которое было на входе в момент спада. Одновременно $\overline{C}$ становится равным $1$. Ведомый триггер открывается и копирует зафиксированное состояние ведущего на выход $Q$.

Внешнему наблюдателю кажется, что триггер мгновенно считал вход и изменил выход точно по спаду синхросигнала. Прозрачность полностью исключена: вход $D$ и выход $Q$ никогда не бывают соединены напрямую. Это позволяет безопасно замыкать выход MS-триггера на его же вход через комбинационную логику.

Универсальные триггеры: JK и T

На базе MS-архитектуры или архитектуры с динамическим управлением строятся более сложные функциональные ячейки. Самым универсальным является JK-триггер. Он решает проблему запрещенного состояния RS-триггера путем введения перекрестных обратных связей с выходов на входы.

Формально, входы базового RS-триггера внутри JK-структуры формируются так: $S = J \land \overline{Q_t}$ $R = K \land Q_t$

Где $J$ и $K$ — информационные входы, а $Q_t$ и $\overline{Q_t}$ — текущие состояния выходов. Подставив эти выражения в характеристическое уравнение синхронного RS-триггера, получаем уравнение JK-триггера: $Q_{t+1} = (J \land \overline{Q_t}) \lor (\overline{K} \land Q_t)$

Анализ этого уравнения показывает уникальное свойство. Если $J=1$ и $K=1$, уравнение упрощается до: $Q_{t+1} = (1 \land \overline{Q_t}) \lor (0 \land Q_t) = \overline{Q_t}$

Вместо запрещенного состояния мы получили счетный режим (toggle). При каждой активной смене синхросигнала триггер меняет свое состояние на противоположное.

Если объединить входы $J$ и $K$ в один общий вход $T$, мы получим T-триггер (счетный триггер). Его характеристическое уравнение строится на операции исключающего ИЛИ (XOR): $Q_{t+1} = T \oplus Q_t$

Где $\oplus$ — логическая операция XOR. Если $T=1$, то $Q_{t+1} = \overline{Q_t}$ (инверсия). Если $T=0$, то $Q_{t+1} = Q_t$ (хранение). Именно T-триггеры образуют базис для построения всех типов цифровых счетчиков.

Динамические ограничения и таблицы переходов

При проектировании узлов на базе триггеров необходимо учитывать их физические задержки, которые накладывают жесткие ограничения на максимальную тактовую частоту системы.

Главный динамический параметр — время задержки распространения $t_{pd}$ (propagation delay). Это интервал между активным фронтом синхросигнала и моментом, когда новые данные стабилизируются на выходе $Q$.

В замкнутой последовательностной схеме (например, автомате Мура) сигнал с выхода триггера должен пройти через комбинационную логику и успеть стабилизироваться на входе следующего триггера до наступления нового такта. Максимальная тактовая частота $f_{max}$ рассчитывается по формуле: $f_{max} \leq \frac{1}{t_{pd} + t_{logic} + t_{setup}}$

Где $t_{pd}$ — задержка самого триггера, $t_{logic}$ — максимальная задержка комбинационной логики между триггерами, $t_{setup}$ — время предустановки принимающего триггера. Если период тактового сигнала окажется меньше этой суммы, система считает нестабильные данные, что приведет к фатальной ошибке автомата.

Для синтеза комбинационной логики $t_{logic}$, управляющей входами триггеров, используются таблицы переходов (таблицы возбуждения). В отличие от таблиц истинности, они отвечают на обратный вопрос: какие сигналы нужно подать на входы триггера, чтобы перевести его из заданного текущего состояния $Q_t$ в требуемое состояние $Q_{t+1}$?

Для JK-триггера таблица переходов выглядит следующим образом:

• Переход $0 \to 0$: требуется $J=0$, $K=X$ (безразличное состояние, может быть $0$ или $1$).
• Переход $0 \to 1$: требуется $J=1$, $K=X$.
• Переход $1 \to 0$: требуется $J=X$, $K=1$.
• Переход $1 \to 1$: требуется $J=X$, $K=0$.

Наличие безразличных состояний ($X$) делает JK-триггер исключительно удобным для ручного синтеза автоматов с помощью карт Карно, так как символы $X$ можно доопределять нулями или единицами для максимального упрощения логических функций.

Переход от понимания физической нестабильности асинхронных ячеек к математическому аппарату таблиц переходов формирует полный базис для инженера. Понимание того, как MS-архитектура изолирует входы от выходов, а перекрестные связи JK-триггера превращают запрещенные состояния в полезные функции, позволяет перейти от анализа одиночных элементов памяти к проектированию сложных регистровых структур и многоразрядных счетных систем.

Архитектура и функциональные возможности регистров: параллельные, сдвигающие и универсальные структуры

Одиночный триггер способен запомнить лишь один бит информации, однако вычислительные системы оперируют машинными словами разрядностью 8, 32, 64 и более бит. Для параллельной обработки, хранения и маршрутизации многоразрядных данных триггеры объединяются в регулярные структуры — регистры. В зависимости от организации связей между базовыми ячейками памяти, регистры способны не только хранить код, но и выполнять над ним микрооперации: сдвиг, преобразование форматов и побитовые логические операции.

Параллельные регистры и интерфейс с шиной данных

Параллельный регистр (Parallel-In Parallel-Out, PIPO) представляет собой массив из $N$ триггеров, объединенных общей цепью тактирования. В простейшем случае это набор D-триггеров с динамическим управлением, входы которых подключены к шине источника данных, а выходы — к шине приемника.

Инженерная проблема при проектировании параллельных регистров заключается в организации режима хранения. Если тактовый сигнал подается на регистр непрерывно, он будет перезаписывать свое значение на каждом фронте. Блокировка самого тактового сигнала (clock gating) логическими вентилями И/ИЛИ для запрета записи является грубой ошибкой в синхронном дизайне: это порождает глитчи (ложные импульсы) и нарушает глобальную синхронизацию кристалла.

Синхронное разрешение записи (Clock Enable, CE) реализуется через мультиплексирование данных на входе D-триггера:

$D_i = CE \cdot D_{in\_i} \lor \overline{CE} \cdot Q_i$

При $CE = 0$ триггер на каждом такте перезаписывает собственное текущее состояние $Q_i$, обеспечивая надежное хранение без манипуляций с тактовой линией.

Вторая архитектурная особенность параллельных регистров — подключение к общей магистрали (шине). Выходы нескольких регистров нельзя напрямую соединять проводами из-за риска короткого замыкания (один регистр выдает логический «0», другой — «1»). Для решения этой задачи на выходе регистра устанавливаются буферы с третьим (высокоимпедансным) состоянием — Z-состоянием. В режиме Z-состояния выходные транзисторы буфера закрыты, и регистр физически отключается от шины, обладая бесконечно большим сопротивлением. Сигнал Output Enable (OE) управляет этими буферами, гарантируя, что в любой момент времени только один регистр имеет право «говорить» на системной шине.

Сдвиговые регистры: преобразование форматов и временные задержки

Сдвиговый регистр формируется путем каскадного соединения D-триггеров, где выход предыдущего разряда жестко связан со входом последующего: $D_{i+1} = Q_i$. Все триггеры тактируются общим синхросигналом.

Работоспособность такой структуры базируется на строгом соотношении временных параметров триггеров. На фронте синхросигнала первый триггер захватывает входной бит, а второй триггер должен захватить бит, который хранился в первом триггере до фронта. Возникает кажущееся противоречие: если данные на выходе первого триггера меняются по тому же фронту, не захватит ли второй триггер уже новые данные?

Схема работает корректно благодаря задержке распространения сигнала $t_{pd}$. Изменение на выходе $Q_i$ происходит не мгновенно, а спустя время $t_{pd}$ после фронта тактового сигнала. Чтобы последующий триггер успешно зафиксировал старое значение, это значение должно оставаться стабильным в течение времени удержания $t_{hold}$. Следовательно, фундаментальное условие работоспособности любого сдвигового регистра:

$t_{pd} > t_{hold}$

В современных библиотеках стандартных ячеек (Standard Cell Library) триггеры проектируются так, чтобы время удержания было минимальным (часто нулевым или отрицательным), что гарантированно удовлетворяет этому неравенству при каскадном соединении.

Топологии сдвиговых регистров

Каскадная архитектура позволяет реализовать два критически важных преобразования данных:

1. SIPO (Serial-In Parallel-Out) — преобразование последовательного кода в параллельный. Данные поступают бит за битом по одной линии на вход первого триггера. Спустя $N$ тактов полное слово оказывается распределенным по выходам $Q_0 \dots Q_{N-1}$, после чего может быть параллельно считано. Применяется в приемниках UART, SPI и сетевых интерфейсах.
2. PISO (Parallel-In Serial-Out) — преобразование параллельного кода в последовательный. Регистр требует комбинированной логики на входах D-триггеров. По сигналу Load (Загрузка) мультиплексоры на входах переключаются на параллельную шину данных, и по фронту тактового сигнала слово записывается в триггеры. Затем сигнал Load снимается, мультиплексоры переключаются в режим каскада ($D_{i+1} = Q_i$), и в течение следующих $N$ тактов данные выдаются наружу через выход последнего триггера.

Универсальные регистры

Для построения арифметико-логических устройств (АЛУ) и микропроцессорных ядер требуются регистры, способные выполнять весь спектр микроопераций: параллельную загрузку, хранение, сдвиг влево и сдвиг вправо. Такие устройства называются универсальными многофункциональными регистрами.

Архитектура универсального регистра строится на комбинации D-триггера и мультиплексора 4-в-1 перед каждым информационным входом. Мультиплексор управляется двухразрядным кодом операции $(S_1, S_0)$.

Рассмотрим логику работы $i$-го разряда:

• При $S_1S_0 = 00$ (Хранение): на вход $D_i$ подается собственный выход $Q_i$.
• При $S_1S_0 = 01$ (Сдвиг вправо): на вход $D_i$ подается выход предыдущего старшего разряда $Q_{i+1}$.
• При $S_1S_0 = 10$ (Сдвиг влево): на вход $D_i$ подается выход предыдущего младшего разряда $Q_{i-1}$.
• При $S_1S_0 = 11$ (Параллельная загрузка): на вход $D_i$ подается бит $D_{in\_i}$ с внешней шины.

Характеристическое уравнение комбинационной части для $i$-го разряда принимает вид:

$D_i = (\overline{S_1} \cdot \overline{S_0} \cdot Q_i) \lor (\overline{S_1} \cdot S_0 \cdot Q_{i+1}) \lor (S_1 \cdot \overline{S_0} \cdot Q_{i-1}) \lor (S_1 \cdot S_0 \cdot D_{in\_i})$

Такая структура легко масштабируется на любую разрядность путем простого тиражирования ячеек, при этом на крайние входы (младший при сдвиге влево, старший при сдвиге вправо) могут подаваться логические нули, единицы или выходы с противоположного конца регистра (для организации кольцевого циклического сдвига).

Проблема перекоса тактового сигнала (Clock Skew)

При проектировании регистровых структур на кристалле возникает физическая проблема разводки тактового дерева. Сигнал синхронизации $C$ не поступает на все триггеры абсолютно одновременно. Разница во времени прихода фронта тактового сигнала на два соседних триггера называется перекосом тактового сигнала ($t_{skew}$).

В сдвиговом регистре перекос может привести к фатальной ошибке — гонке данных (Race Condition). Рассмотрим каскад из двух триггеров: $FF_1$ передает данные в $FF_2$. Допустим, из-за длины проводников тактовый сигнал приходит на $FF_2$ позже, чем на $FF_1$, на величину $t_{skew}$.

1. Фронт приходит на $FF_1$ в момент $t_0$.
2. Новые данные появляются на выходе $FF_1$ (и, соответственно, на входе $FF_2$) в момент $t_0 + t_{pd}$.
3. Фронт приходит на $FF_2$ в момент $t_0 + t_{skew}$.

Чтобы $FF_2$ корректно зафиксировал старые данные, они не должны меняться в течение времени удержания $t_{hold}$ после фронта на $FF_2$. То есть старые данные должны оставаться стабильными до момента $(t_0 + t_{skew}) + t_{hold}$. Новые данные от $FF_1$ разрушат старые в момент $t_0 + t_{pd}$.

Математическое условие надежной работы сдвигового регистра с учетом перекоса:

$t_0 + t_{pd} > t_0 + t_{skew} + t_{hold}$

Сокращая $t_0$, получаем фундаментальное ограничение для hold-анализа:

$t_{pd} > t_{skew} + t_{hold}$

Если перекос $t_{skew}$ оказывается слишком большим (например, тактовая линия идет навстречу потоку данных), новое значение «проскочит» через два триггера за один такт. Эта ошибка не лечится снижением тактовой частоты, так как зависит исключительно от задержек распространения. Для её устранения инженеры искусственно увеличивают $t_{pd}$, вставляя буферы-задержки между $Q_1$ и $D_2$, либо разводят тактовое дерево так, чтобы сигнал распространялся в направлении, противоположном движению данных (тогда $t_{skew}$ становится отрицательным и помогает удерживать старые данные).

Регистры формируют базис для маршрутизации и хранения операндов. Объединение функции сдвига с логикой инверсии и обратными связями позволяет перейти от простой передачи данных к генерации последовательностей и аппаратному счету.

Проектирование и анализ асинхронных счетчиков прямого и обратного счета

Если соединить $n$ счетных T-триггеров в последовательную цепь, получится делитель частоты с коэффициентом $2^n$, требующий минимального количества транзисторов на кристалле. Однако попытка считать параллельный код с выходов такого устройства в произвольный момент времени с высокой вероятностью выдаст несуществующее, мусорное значение. Этот парадокс лежит в основе главного инженерного компромисса асинхронных счетчиков: предельная аппаратная простота достигается ценой накопления временных задержек и возникновения ложных состояний.

Архитектура прямого счета и механизм последовательного переноса

Асинхронный (последовательный) счетчик строится путем каскадирования триггеров, работающих в счетном режиме. В такой схеме внешний тактовый сигнал подается только на синхровход первого (младшего) триггера. Каждый последующий триггер тактируется выходным сигналом предыдущего.

Для реализации прямого счета (увеличения значения на единицу с каждым тактом) необходимо, чтобы следующий разряд переключался в тот момент, когда текущий разряд обнуляется. В двоичной арифметике перенос в старший разряд происходит именно при переходе младшего из $1$ в $0$.

Если используются триггеры с динамическим управлением по спаду (заднему фронту, переходу $1 \to 0$), то для прямого счета достаточно соединить прямой выход $Q_{i}$ с синхровходом $C_{i+1}$ следующего каскада.

Математически состояние $i$-го триггера после поступления активного фронта описывается базовым уравнением T-триггера: $Q_{i}(t+1) = Q_{i}(t) \oplus T_{i}$ Поскольку в счетчике информационные входы всех T-триггеров аппаратно зафиксированы в логической единице ($T_i = 1$), уравнение упрощается до инверсии текущего состояния: $Q_{i}(t+1) = \overline{Q_{i}(t)}$

Событие переключения для $i$-го триггера (где $i > 0$) наступает при условии: $Q_{i-1}(t) = 1 \land Q_{i-1}(t+\Delta t) = 0$ где $\Delta t$ — бесконечно малый интервал времени, в течение которого происходит спад напряжения на выходе предыдущего каскада.

Обратный счет и инверсная логика переноса

Для построения вычитающего счетчика логика межразрядных связей должна быть инвертирована. Заем из старшего разряда в двоичной системе происходит, когда младший разряд переходит от $0$ к $1$.

При использовании тех же триггеров, срабатывающих по спаду ($1 \to 0$), подавать сигнал с прямого выхода $Q$ больше нельзя. Вместо этого синхровход следующего каскада подключается к инверсному выходу $\overline{Q}$ предыдущего. Когда прямой выход $Q$ переключается из $0$ в $1$, инверсный выход $\overline{Q}$ синхронно с ним переключается из $1$ в $0$. Именно этот спад на инверсном выходе формирует активный фронт для следующего триггера, заставляя его изменить состояние.

Альтернативный путь проектирования вычитающего счетчика — использование прямых выходов $Q$, но замена самих триггеров на модификации, срабатывающие по фронту (переходу $0 \to 1$). В схемотехнике чаще применяется первый вариант (использование $\overline{Q}$), так как он позволяет строить схемы на базе унифицированных библиотечных элементов с одинаковым типом синхронизации.

Синтез реверсивного счетчика и проблема коммутационных помех

На практике часто требуется устройство, способное менять направление счета по внешнему управляющему сигналу. Реверсивный асинхронный счетчик объединяет обе описанные выше архитектуры с помощью комбинационной логики (мультиплексоров), установленной между каскадами.

Логическое уравнение сигнала, поступающего на синхровход $i$-го каскада, имеет вид: $C_{i} = (Dir \land Q_{i-1}) \lor (\overline{Dir} \land \overline{Q}_{i-1})$ где:

• $C_i$ — сигнал на тактовом входе следующего триггера;
• $Dir$ — управляющий сигнал направления (Direction): $1$ для прямого счета, $0$ для обратного;
• $Q_{i-1}$ и $\overline{Q}_{i-1}$ — прямой и инверсный выходы предыдущего триггера.

При проектировании такого узла возникает специфическая аппаратная проблема — коммутационная помеха при смене направления счета. Если в момент переключения сигнала $Dir$ прямой выход $Q_{i-1} = 1$ (и, соответственно, $\overline{Q}_{i-1} = 0$), то при смене $Dir$ с $1$ на $0$ выход мультиплексора $C_i$ мгновенно изменится с $1$ на $0$. Триггер следующего каскада воспримет этот перепад как полноценный рабочий тактовый импульс и ложно переключится, нарушив счетную последовательность.

Чтобы избежать фатальной ошибки, смена направления счета в асинхронных схемах должна производиться строго в моменты, когда на выходах всех триггеров установлен логический ноль, либо схема должна дополняться стробирующими вентилями, блокирующими межкаскадные связи на время изменения сигнала $Dir$.

Анализ переходных процессов: эффект "ряби" и ложные состояния

Фундаментальный недостаток асинхронного счетчика кроется в его названии: триггеры переключаются не одновременно. Задержка распространения сигнала $t_{pd}$ каждого триггера суммируется по мере продвижения фронта от младшего разряда к старшему. Этот процесс называется сквозным переносом (ripple effect).

Рассмотрим детально временную диаграмму перехода 3-битного счетчика прямого счета из состояния $011_2$ (десятичная 3) в состояние $100_2$ (десятичная 4). Пусть исходное состояние: $Q_2=0, Q_1=1, Q_0=1$.

1. На вход $C_0$ поступает внешний спад напряжения. Спустя время $t_{pd}$ нулевой триггер переключается: $Q_0$ становится $0$. Текущее физическое состояние выходов: $010_2$ (десятичная 2).
2. Переход $Q_0$ из $1$ в $0$ формирует спад на входе $C_1$. Спустя еще одно время $t_{pd}$ первый триггер переключается: $Q_1$ становится $0$. Текущее физическое состояние выходов: $000_2$ (десятичная 0).
3. Переход $Q_1$ из $1$ в $0$ формирует спад на входе $C_2$. Спустя третье время $t_{pd}$ второй триггер переключается: $Q_2$ становится $1$. Текущее физическое состояние выходов: $100_2$ (десятичная 4).

Вместо чистого перехода $3 \to 4$, на выходах счетчика в течение времени $3 \cdot t_{pd}$ последовательно появляются ложные (переходные) состояния: $3 \to 2 \to 0 \to 4$.

Если выходы такого счетчика подключены к комбинационному дешифратору (например, для выборки адреса памяти или управления автоматом), эти кратковременные ложные состояния вызовут появление на выходах дешифратора острых паразитных импульсов — "иголок" (decoding spikes). Ширина такой "иголки" равна $t_{pd}$, что достаточно для ложного срабатывания последующих асинхронных цепей.

Частотные ограничения двух режимов работы

Асинхронный счетчик может применяться в двух принципиально разных инженерных задачах, и формула расчета его максимальной рабочей частоты $f_{max}$ будет зависеть от режима использования.

Режим 1: Делитель частоты. Если счетчик используется исключительно для понижения частоты входного сигнала, и потребителя интересует только сигнал со старшего разряда $Q_{n-1}$ (параллельный код не считывается), то предельная частота ограничивается только быстродействием первого триггера: $f_{max\_div} = \frac{1}{t_{pd} + t_{recovery}}$ где $t_{recovery}$ — время восстановления триггера (минимальное время между окончанием переключения и новым фронтом). В этом режиме входной сигнал может переключаться быстрее, чем волна переноса достигает старшего разряда. Внутри длинного счетчика могут одновременно распространяться несколько волн переключения.

Режим 2: Параллельный счетчик. Если схема должна выдавать достоверный параллельный двоичный код, который синхронно считывается внешним устройством (например, регистром), период тактового сигнала $T_{clk}$ обязан превышать суммарное время сквозного переноса по всей цепочке плюс время предустановки принимающего регистра: $T_{clk} > n \cdot t_{pd} + t_{setup}$ Соответственно, максимальная частота падает пропорционально разрядности: $f_{max\_count} = \frac{1}{n \cdot t_{pd} + t_{setup}}$

Для 16-разрядного счетчика на базе триггеров с $t_{pd} = 5$ нс, время установления кода составит $80$ нс. Это означает, что считывать параллельный код можно с частотой не более $12.5$ МГц, хотя первый триггер физически способен принимать тактовые импульсы с частотой свыше $100$ МГц.

Асинхронные счетчики демонстрируют высокую эффективность в задачах аппаратного деления частоты и построения электронных часов, где важна минимизация энергопотребления и площади кристалла (отсутствует сложное дерево тактирования). Однако линейное падение производительности при увеличении разрядности и генерация ложных состояний делают их непригодными для высокоскоростных вычислительных трактов и систем адресации, требуя перехода к архитектурам с параллельным распространением тактового сигнала.

Синтез синхронных счетчиков и систем с произвольным коэффициентом пересчета

Физический предел быстродействия последовательностных схем определяется не столько скоростью переключения одного транзистора, сколько архитектурой распределения тактового сигнала. Когда задержки распространения накапливаются каскадно, схема неизбежно генерирует ложные состояния и теряет работоспособность на высоких частотах. Единственный инженерный выход из этой ситуации — переход к полностью синхронным системам, где тактовый импульс доставляется ко всем элементам памяти одновременно, а логика переходов вычисляется комбинационными цепями до наступления активного фронта.

Архитектура синхронного двоичного счетчика

В синхронном счетчике тактовые входы всех триггеров объединены и подключены к единой шине синхронизации. Изменение состояний происходит строго параллельно. Чтобы схема работала как двоичный счетчик, необходимо управлять информационными входами каждого каскада так, чтобы триггер менял свое состояние только в строго определенные такты.

Для реализации прямого двоичного счета используется базовое математическое правило: $i$-й разряд инвертируется в следующем такте тогда и только тогда, когда все младшие разряды от $0$ до $i-1$ находятся в состоянии логической единицы. Если использовать T-триггеры (или JK-триггеры в счетном режиме, где $J=K=T$), функция возбуждения для любого разряда описывается уравнением:

$$T_i = \prod_{j=0}^{i-1} Q_j$$

Для нулевого разряда $T_0 = 1$ (он переключается в каждом такте). Для первого — $T_1 = Q_0$. Для второго — $T_2 = Q_0 \cdot Q_1$. Для третьего — $T_3 = Q_0 \cdot Q_1 \cdot Q_2$.

Существуют два фундаментальных подхода к аппаратной реализации этой функции: последовательный и параллельный перенос.

При последовательном (каскадном) переносе сигнал разрешения счета формируется цепочкой двухвходовых элементов И. Выход каждого элемента И служит входом для следующего. Уравнение принимает рекурсивный вид: $T_i = T_{i-1} \cdot Q_{i-1}$. Несмотря на одновременное тактирование триггеров, комбинационная логика вносит свою задержку. Максимальная частота такой схемы ограничивается временем распространения сигнала через цепочку логических вентилей:

$$f_{max} = \frac{1}{t_{pd} + t_{setup} + (n-2) \cdot t_{AND}}$$

При параллельном (сквозном) переносе используются многовходовые элементы И. Сигнал для каждого триггера формируется напрямую от выходов всех младших разрядов за один логический шаг.

В архитектуре с параллельным переносом задержка комбинационной части перестает зависеть от разрядности счетчика $n$ и определяется задержкой одного многовходового вентиля:

$$f_{max} = \frac{1}{t_{pd} + t_{setup} + t_{AND\_multi}}$$

Ограничением параллельного переноса становится физическая реализация многовходовых элементов И (fan-in limit) и нагрузочная способность выходов младших триггеров (fan-out limit), так как выход $Q_0$ вынужден управлять входами вентилей всех последующих каскадов. На практике в счетчиках большой разрядности (например, 32 бита) применяют комбинированную архитектуру: счетчик разбивается на 4-битные блоки с параллельным переносом внутри блока и последовательным переносом между блоками.

Проектирование систем с произвольным коэффициентом пересчета

Двоичные счетчики имеют коэффициент пересчета (модуль счета) $K_c = 2^n$. В цифровой технике часто требуются делители частоты и конечные автоматы с произвольным модулем, например $K_c = 10$ (десятичный счетчик) или $K_c = 60$ (электронные часы).

Самый примитивный метод укорочения цикла — асинхронный сброс по совпадению. Для создания счетчика по модулю 5 ($K_c = 5$) берется 3-разрядный двоичный счетчик. Как только на его выходах появляется код $101_2$ (число 5), комбинационная схема (элемент И) формирует сигнал, который подается на асинхронные входы сброса (CLR) всех триггеров. Этот метод категорически не рекомендуется для надежных синхронных систем. Причина кроется в переходных процессах: состояние $101_2$ существует физически, но очень короткое время (доли наносекунд), пока сигнал сброса не обнулит триггеры. Это порождает «иголки» (glitches) на выходах дешифраторов и может привести к метастабильности, если сброс совпадет с фронтом следующего такта.

Инженерно корректный подход — формальный синхронный синтез. Схема должна переходить из состояния $100_2$ (число 4) сразу в состояние $000_2$ по фронту тактового сигнала, вообще не формируя код $101_2$.

Алгоритм формального синтеза на примере $K_c = 5$

Для $K_c = 5$ требуется $n = \lceil \log_2(5) \rceil = 3$ триггера. Рабочий цикл состоит из пяти состояний: $000 \to 001 \to 010 \to 011 \to 100 \to 000$. Состояния $101, 110, 111$ являются неиспользуемыми.

Синтез проводится на базе JK-триггеров, так как наличие двух управляющих входов и безразличных состояний (X) позволяет максимально минимизировать комбинационную логику.

Шаг 1. Составление таблицы переходов автомата. В таблицу заносятся текущие состояния $Q_2 Q_1 Q_0$, требуемые следующие состояния $Q_2^+ Q_1^+ Q_0^+$ и значения на входах $J$ и $K$ каждого триггера, необходимые для такого перехода.

Текущее состояние ($Q_2 Q_1 Q_0$)	Следующее состояние ($Q_2^+ Q_1^+ Q_0^+$)	$J_2$ $K_2$	$J_1$ $K_1$	$J_0$ $K_0$
0 0 0	0 0 1	0 X	0 X	1 X
0 0 1	0 1 0	0 X	1 X	X 1
0 1 0	0 1 1	0 X	X 0	1 X
0 1 1	1 0 0	1 X	X 1	X 1
1 0 0	0 0 0	X 1	0 X	0 X

Шаг 2. Минимизация логических функций. Для каждого из шести входов ($J_2, K_2, J_1, K_1, J_0, K_0$) составляется карта Карно как функция от текущих состояний $Q_2, Q_1, Q_0$. Неиспользуемые состояния ($101, 110, 111$) заполняются символом «X» (don't care), что позволяет объединять их с единицами для получения более простых уравнений.

Рассмотрим минимизацию для входа $J_0$. Из таблицы видно, что $J_0 = 1$ при $000$ и $010$; $J_0 = 0$ при $100$. В остальных рабочих состояниях ($001, 011$) значение $J_0 = X$. Добавив «X» от неиспользуемых состояний ($101, 110, 111$), мы можем покрыть область так, что уравнение сводится к простейшему виду:

$$J_0 = \overline{Q_2}$$

Проведя аналогичную минимизацию для остальных входов, получаем итоговую систему характеристических уравнений счетчика:

• $J_0 = \overline{Q_2}$, $K_0 = 1$
• $J_1 = Q_0$, $K_1 = Q_0$
• $J_2 = Q_1 \cdot Q_0$, $K_2 = 1$

Обратите внимание на аппаратную элегантность результата. Входы $K_0$ и $K_2$ жестко подключены к логической единице. Триггер первого разряда работает в чистом счетном режиме ($J_1=K_1=Q_0$). Вся логика управления модулем счета свелась к одному инвертору на входе $J_0$ и одному элементу И на входе $J_2$.

Проблема неиспользуемых состояний и самовосстановление

При проектировании узлов с $K_c \neq 2^n$ возникает скрытая угроза. Мы использовали состояния $101, 110, 111$ как безразличные (X) для минимизации уравнений. Но что произойдет, если в результате мощной электромагнитной помехи или сбоя питания триггеры случайно окажутся в одном из этих состояний?

Если автомат, попав в неиспользуемое состояние, начинает циркулировать внутри замкнутого кольца нерабочих состояний (например, $101 \to 110 \to 111 \to 101$), происходит фатальный отказ. Схема никогда не вернется к нормальному счету без аппаратного сброса.

Надежный цифровой автомат должен обладать свойством самовосстановления — из любого неиспользуемого состояния схема обязана за конечное число тактов вернуться в рабочий цикл. Чтобы проверить синтезированный нами счетчик по модулю 5 на самовосстановление, подставим нерабочие состояния в полученные логические уравнения.

Проверим состояние $1 1 1$ ($Q_2=1, Q_1=1, Q_0=1$):

1. Триггер 0: $J_0 = \overline{Q_2} = 0$, $K_0 = 1$. Переход по входам $0,1$ означает принудительный сброс: $Q_0^+ = 0$.
2. Триггер 1: $J_1 = Q_0 = 1$, $K_1 = Q_0 = 1$. Переход $1,1$ означает инверсию: $Q_1^+ = \overline{1} = 0$.
3. Триггер 2: $J_2 = Q_1 \cdot Q_0 = 1 \cdot 1 = 1$, $K_2 = 1$. Переход $1,1$ означает инверсию: $Q_2^+ = \overline{1} = 0$.

Следовательно, из состояния $111$ автомат в следующем же такте перейдет в состояние $000$, которое является легитимной точкой старта рабочего цикла. Аналогичная проверка для $101$ даст переход в $010$, а для $110$ — переход в $011$. Все неиспользуемые состояния безусловно «сваливаются» в рабочий цикл. Наш счетчик обладает 100% самовосстановлением.

Синхронный синтез требует больших интеллектуальных затрат на этапе проектирования и увеличивает объем комбинационной логики по сравнению с асинхронными структурами. Однако взамен инженер получает систему с абсолютно предсказуемым поведением, отсутствием гонок сигналов и максимальной тактовой частотой, которая ограничена лишь задержкой одного слоя логических вентилей.