Эволюция архитектур GPU NVIDIA: от Turing до Blackwell

Анатомия GPU: потоковые мультипроцессоры, CUDA, RT и тензорные ядра

Флагманский процессор Intel Core i9-14900K насчитывает 24 вычислительных ядра, а графический процессор NVIDIA GeForce RTX 4090 — 16 384 CUDA-ядра. Возникает логичный вопрос: почему мы до сих пор не запускаем операционные системы и офисные приложения на видеокартах, получая колоссальное преимущество в скорости? Ответ кроется в фундаментальном различии философии: центральный процессор проектировался как гениальный спринтер, способный моментально решить одну сложную цепочку задач, а графический процессор — как гигантская армия рядовых, созданная одновременно выполнять миллионы простых однотипных операций.

В этой статье мы разберем внутреннее устройство современного GPU NVIDIA. Вы узнаете, почему кристалл видеокарты устроен не как «россыпь ядер», а как кластер высокоорганизованных вычислительных фабрик, и почему для графики и искусственного интеллекта инженерам пришлось изобретать три принципиально разных типа кремниевых вычислителей.

Задержка против пропускной способности: две философии вычислений

Чтобы понять анатомию GPU, необходимо взглянуть на конфликт двух архитектурных метрик: латентности (latency) и пропускной способности (throughput).

• CPU оптимизирован под минимизацию задержки (Latency-oriented). Его цель — выполнить последовательность зависимых инструкций от начала до конца за минимальное время. Для этого кристалл CPU оснащается сложнейшей логикой внеочередного выполнения (out-of-order execution), предсказателями ветвлений и огромными кэшами L1, L2 и L3, занимающими большую часть площади чипа.
• GPU оптимизирован под максимальную пропускную способность (Throughput-oriented). Графическому чипу не важно, за сколько наносекунд посчитается цвет одного конкретного пикселя. Его задача — выдать 60, 120 или 240 раз в секунду целый кадр, состоящий из 8 миллионов пикселей (в разрешении 4K). Большая часть кремния GPU отдана под вычислительные блоки (ALU), а не под управляющую логику и гигантские кэши.

Центральный процессор напоминает элитного курьера на спорткаре: он доставит небольшую бандероль через весь город за 15 минут. Графический процессор — это грузовой поезд: он трогается медленно, но за один рейс перевозит 10 000 тонн щебня. Для одного письма поезд бесполезен, но для стройки века незаменим.

Потоковый мультипроцессор (SM): автономная фабрика вычислений

Когда производители заявляют «16 000 ядер», маркетологи идут на осознанное упрощение. Кристалл видеокарты физически невозможно организовать как прямое соединение шестнадцати тысяч равноправных процессоров: сеть коммуникаций между ними мгновенно перегрузила бы кристалл и потребила гигаватты энергии.

Вместо этого GPU NVIDIA разбит на крупные независимые функциональные модули — Streaming Multiprocessors (SM), или потоковые мультипроцессоры.

Каждый SM — это полноценный автономный миникомпьютер внутри кристалла. В его состав входят:

• Собственные планировщики инструкций (Warp Schedulers).
• Регистровый файл огромного объема (десятки и сотни килобайт сверхбыстрой памяти прямо у исполнительных блоков).
• Разделяемая память / L1-кэш (Shared Memory / L1 Data Cache).
• Набор вычислительных блоков: универсальные ядра (CUDA), специализированные тензорные матрицы (Tensor Cores) и трассировщики лучей (RT Cores).

В зависимости от мощности и поколения GPU, кристалл объединяет в себе от десятка до полутора сотен таких SM. Например, в мобильной чипе их может быть 20–30, а в монструозных серверных ускорителях — свыше 130.

Как думает GPU: модель SIMT, варпы и сокрытие задержек

В центральном процессоре поток ОС выполняется на одном физическом ядре независимо от других. В GPU используется архитектурная парадигма SIMT (Single Instruction, Multiple Threads) — одна инструкция, множество потоков.

Работа организуется группами ровно по 32 потока, которые в экосистеме NVIDIA называются варпами (warps):

1. Планировщик SM берет очередную инструкцию (например, «сложить число из регистра $R_1$ с числом из $R_2$»).
2. Эта инструкция отправляется одновременно 32 потокам варпа.
3. Все 32 потока выполняют ее синхронно, но каждый — над собственными изолированными данными.

Но что происходит, если одной части потоков в варпе нужно выполнить условие ветвления if, а другой — ветку else? В этом случае варп выполняет обе ветки по очереди, маскируя (выключая) неактивные потоки на каждом шаге. Это явление называют дивергенцией варпа (warp divergence), и оно резко снижает производительность параллельных алгоритмов.

Главное супероружие GPU в борьбе с медленной памятью — сокрытие задержек (Latency Hiding). Доступ к видеопамяти (VRAM) занимает сотни тактов: для вычислителя это целая вечность. Пока процессор ждал бы данные, простаивая, планировщик SM переключает контекст: он за один такт «усыпляет» варп, ожидающий данные из памяти, и передает конвейер другому варпу, чьи данные уже готовы. Благодаря гигантскому регистровому файлу переключение контекста на GPU бесплатно — состоянию регистров не нужно сохраняться в оперативную память.

Анатомия исполнительных блоков: три поколения кремниевых специалистов

До 2018 года почти вся работа внутри SM ложилась на плечи однотипных вычислительных ядер. Однако усложнение графики и взрывной рост нейросетей уперлись в физические лимиты кремния. Чтобы ускорить вычисления в десятки раз, инженеры пошли по пути аппаратной специализации. В современном SM бок о бок трудятся три класса ядер.

1. CUDA-ядра: универсальная пехота

Классическое CUDA-ядро (часто называемое ALU — Arithmetic Logic Unit) — это базовый исполнительный конвейер, умеющий производить стандартные математические действия над скалярными числами: сложение, умножение, побитовые сдвиги и логические операции.

CUDA-ядра делятся по типам обрабатываемых данных:

• FP32 (Floating Point 32-bit): Вычисления с одинарной точностью с плавающей запятой. Исторически это фундамент трехмерной графики: расчет координат полигонов, векторов освещения, физики твердых тел и растрирования.
• INT32 (Integer 32-bit): Целочисленные вычисления. Служат для вычисления адресов в памяти, индексов массивов и управления циклами.
• FP64 (Double Precision): Двойная точность, критически важная для научной симуляции, гидродинамики и квантовой химии, но практически ненужная в потребительских играх.

2. Тензорные ядра (Tensor Cores): фабрики матричных умножений

Обычное FP32-ядро за один рабочий такт способно выполнить одну операцию вида $D = A \cdot B + C$ (умножение с накоплением, FMA) над единичными числами.

В формуле выше $A$ и $B$ перемножаются, затем к результату прибавляется значение аккумулятора $C$, формируя новый результат $D$.

Нейронные сети и современные методы сглаживания построены не на точечных числах, а на перемножении гигантских матриц. Если выполнять их поштучно на обычных CUDA-ядрах, конвейер тратит колоссальное количество энергии на постоянную загрузку и декодирование элементарных инструкций.

Тензорное ядро — это специализированный матричный сопроцессор. Оно оперирует не одиночными скалярами, а целыми мини-матрицами (например, $4 \times 4$ элемента) за один аппаратный такт:

$$D = A \cdot B + C$$

Здесь $A, B, C, D$ — уже не одиночные значения, а матрицы чисел.

Для ускорения нейросетей тензорные ядра используют смешанную точность (Mixed Precision): входные матрицы $A$ и $B$ могут храниться в компактном формате с меньшей точностью (FP16, BF16, FP8 или INT8), что экономит пропускную способность памяти в разы, а сложение в матрице $C$ и итоговый результат $D$ вычисляются в полной точности FP32 для предотвращения накопления вычислительной ошибки.

3. RT-ядра (Ray Tracing Cores): геометрические навигаторы

Рендеринг методом трассировки лучей моделирует физику распространения света: луч выпускается из виртуальной камеры через пиксель экрана вглубь трехмерной сцены, отражаясь от зеркал, преломляясь в стекле и рассеиваясь в атмосфере.

Главное препятствие на этом пути — ответить на вопрос: с каким из миллионов треугольников в сцене этот луч пересечется первым?

Наивный перебор всех полигонов привел бы к падению производительности до долей кадра в секунду. В индустрии используют пространственную древовидную структуру данных — BVH (Bounding Volume Hierarchy). Вся сцена упаковывается в большие воображаемые коробки (Bounding Boxes), те делятся на коробки поменьше, и только внутри конечных «листьев» дерева лежат конкретные полигоны.

До появления RT-ядер обходом этого дерева и проверкой геометрии занимались универсальные CUDA-ядра. Трассировка одного луча требовала выполнения сотен программных инструкций:

1. Проверить пересечение луча с коробкой первого уровня.
2. Если пересек — спуститься на уровень ниже.
3. Проверить дочерние коробки.
4. Дойдя до листьев дерева, рассчитать математическое пересечение луча с плоскостью треугольника.

RT-ядро — это чистая аппаратная логика из транзисторов, реализующая два специализированных теста:

• Ray-Box Test: Аппаратный расчет пересечения луча с параллелепипедом BVH.
• Ray-Triangle Test: Аппаратное нахождение координат точки пересечения луча с плоскостью полигона (алгоритм Моллера — Трумбора).

Пока RT-ядро выполняет аппаратный спуск по дереву BVH, универсальные CUDA-ядра остаются свободными и продолжают вычислять текстуры, анимацию или физику кадра.

Разделение труда: синергия ядер на практике

Современный графический конвейер — это слаженный оркестр трех специализированных групп кремния:

Тип ядер	Основной тип данных	Главная задача	Что делают в кадре игры с RTX
CUDA Cores	FP32, INT32, FP64	Универсальная скалярная арифметика	Считают вертексы, анимацию костей, физику, растеризацию и пиксельные шейдеры
RT Cores	BVH Box, Ray Vectors	Поиск геометрических пересечений в пространстве	Трассируют миллионы лучей для зеркал, глобального освещения и теней
Tensor Cores	FP16, BF16, FP8, INT4/INT8	Аппаратное перемножение матриц	Реконструируют кадр через DLSS, удаляют шумы (denoising), считают логику ИИ

Представьте один кадр в современной игре:

1. CUDA-ядра рассчитывают геометрию игрового мира и подготавливают структуры данных.
2. RT-ядра берут на себя просчет сотен отражений и мягких теней, моментально отсекая невидимые области геометрии.
3. Из-за физических ограничений по времени RT-ядра просчитывают лишь 1–2 луча на пиксель, создавая шумную картинку.
4. На помощь приходят тензорные ядра: они запускают нейросеть-шумоподавитель, очищают артефакты, а затем масштабируют картинку (DLSS) из пониженного разрешения в целевое 4K, воссоздавая мелкие детали.

Именно этот союз позволил индустрии преодолеть застой классической растеризации. Однако этот баланс сил появился не сразу: путь к нему занял десятилетие напряженных инженерных экспериментов. В следующей главе мы увидим отправную точку этой революции — архитектуру Turing, которая первой рискнула объединить универсальные вычисления, матрицы и трассировку лучей на одном кристалле.

Turing (GeForce RTX 2080, GTX 1660): аппаратный Ray Tracing и тензорные вычисления

В августе 2018 года на выставке Gamescom Дженсен Хуанг представил архитектуру Turing со словами: «Это крупнейший скачок со времён изобретения программируемых шейдеров в 2006 году». Скептики восприняли анонс настороженно: флагманский кристалл TU102 разросся до циклопических 754 мм² (на 60% крупнее предшественника GP102 в GeForce GTX 1080 Ti), энергопотребление выросло, а цена подскочила почти в полтора раза. При этом в играх с традиционной растеризацией прирост чистой производительности поначалу казался скромным на фоне предыдущих триумфов. Значительную долю площади кристалла отдали блокам, назначение которых геймерам приходилось объяснять с нуля: RT-ядрам и тензорным ядрам.

Turing стал поворотной точкой в индустрии: видеокарта перестала быть просто «фабрикой треугольников и пикселей» и превратилась в гибридный процессор, объединяющий классические шейдеры, аппаратное ускорение пространственных деревьев и нейросетевые матричные тензоры.

---

Архитектурная революция SM: независимые конвейеры FP32 и INT32

В предыдущей главе мы разобрали базовое устройство потокового мультипроцессора (SM) и выяснили, что GPU непрерывно скрывает задержки доступа к памяти, переключаясь между варпами. Однако внутри самого SM в архитектуре Pascal (серия GeForce GTX 10xx) существовало скрытое узкое место.

В Pascal конвейер вычислений с плавающей запятой (FP32) делил ресурсы диспетчера с целочисленным конвейером (INT32). Конвейер мог выполнять либо операцию над числами с плавающей запятой, либо целочисленную операцию, но не обе одновременно. Инженеры долгое время считали это допустимым компромиссом, полагая, что трёхмерная графика — это почти исключительно вычисления координат вершин и цвета пикселей в формате FP32.

Однако профилирование сотен реальных современных игровых движков на базе DirectX 11 и DirectX 12 привело инженеров NVIDIA к неожиданной статистике:

На каждые 100 инструкций с плавающей запятой (FP32) в современном игровом коде приходится от 35 до 50 целочисленных инструкций (INT32).

Откуда берутся целочисленные вычисления в графике? Это служебный код: адресация массивов текстур, вычисление смещений в буферах вершин, расчеты индексов в структурах данных, счетчики циклов и побитовая логика. В архитектуре Pascal выполнение таких операций приводило к тому, что основной математический конвейер FP32 простаивал:

Pascal SM: [FP32 инструкция] -> [INT32 адресная операция (FP32 ждет)] -> [FP32 инструкция]

В архитектуре Turing потоковый мультипроцессор был спроектирован заново. Конвейеры FP32 и INT32 физически разделили. Теперь каждый SM Turing содержит 64 ядра FP32 и 64 ядра INT32, которые могут работать абсолютно синхронно в рамках одного такта. Пока целочисленный блок рассчитывает адрес следующей выборки из текстурного буфера в памяти, блок FP32 выполняет шейдерное освещение текущего пикселя.

Помимо параллельных конвейеров, Turing объединил кэш первого уровня (L1) и разделяемую память (Shared Memory) в единый конфигурируемый пул объемом 96 КБ на один SM (против фиксированных 24 КБ L1 и 48/96 КБ разделяемой памяти в Pascal). Это утроило пропускную способность кэша L1 и сократило задержки при активном обмене данными между потоками внутри варпа.

---

RT-ядра первого поколения: трассировка в реальном времени

До осени 2018 года трассировка лучей в реальном времени считалась недостижимой мечтой компьютерной графики. Причина упиралась в колоссальную вычислительную сложность.

Как мы знаем, проверка пересечений луча со сценой требует обхода иерархического дерева ограничивающих объемов (BVH) и последующего тестирования пересечения луча с треугольниками (Ray-Triangle test). Если запускать этот алгоритм на стандартных шейдерных ядрах (CUDA-ядрах), одному лучу требуются тысячи процессорных инструкций:

1. Прочесть из памяти координаты ограничивающего параллелепипеда (Bounding Box).
2. Выполнить десятки математических операций сравнения луча с гранями коробки.
3. В случае пересечения — спуститься на уровень ниже по дереву указателей.
4. Дойдя до листа дерева, вычислить детерминанты для пересечения луча с полигоном.

Видеокарта уровня GeForce GTX 1080 Ti при программной эмуляции трассировки через вычисления на шейдерах способна обрабатывать лишь около 1,1 миллиарда пересечений лучей в секунду (Giga Rays/s). Этого едва хватало на отрисовку зеркал с низким разрешением при падении частоты кадров ниже кинематографического уровня.

В чипах семейства Turing (TU102, TU104, TU106) появился выделенный аппаратный блок — RT-ядро первого поколения. Каждый SM получил по одному такому блоку.

RT-ядро содержит два независимых специализированных микроконвейера фиксированной функциональности:

• BVH Box Test Unit — аппаратный узел, проверяющий пересечение луча с ограничивающими параллелепипедами.
• Ray-Triangle Test Unit — блок, выполняющий геометрический тест пересечения луча непосредственно с полигоном треугольника.

Шейдерный конвейер (CUDA Core):
Запускает луч -> Передает луч в RT-ядро -> (CUDA-ядро свободно для затенения)
                                                │
                                     [RT Core: обход BVH]
                                     [RT Core: тест полигона]
                                                │
                                    Возврат результата в шейдер

Пока RT-ядро автономно перебирает узлы BVH-дерева в кремнии без участия программного кода шейдера, вычислительные CUDA-ядра не простаивают: они продолжают рассчитывать физику, постобработку или наложение текстур. Когда луч находит геометрию, RT-ядро возвращает шейдеру идентификатор пересеченного полигона и барицентрические координаты точки удара.

Благодаря аппаратной фиксации этой логики флагман GeForce RTX 2080 Ti показал производительность свыше 10 Giga Rays/s — почти десятикратный скачок эффективности по сравнению с Pascal.

---

Тензорные ядра в потребительских GPU и рождение DLSS

Второй важнейший компонент кремния Turing — тензорные ядра (Tensor Cores). Впервые они появились годом ранее в профессиональном ускорителе Tesla V100 на архитектуре Volta, но именно Turing адаптировал их для массовых потребительских видеокарт.

Тензорные ядра Turing ориентированы на матричные вычисления смешанной точности и ускорение алгоритмов глубокого обучения (Deep Learning). В отличие от архитектуры Volta, которая фокусировалась на научных вычислениях формата FP16, ядра Turing получили аппаратную поддержку целочисленных матричных вычислений сверхнизкой разрядности: INT8 и INT4.

Если при обучении нейросетей критически важна высокая точность с плавающей запятой, то для инференса (применения уже обученной модели) достаточно точности INT8: потеря точности едва заметна для глаза, а скорость операций возрастает кратно.

Зачем видеокарте в домашнем компьютере матричные нейросетевые ядра? Ответ NVIDIA сформулировала аббревиатурой DLSS (Deep Learning Super Sampling).

Проблема гибридного рендеринга и решение через реконструкцию

Даже с поддержкой RT-ядер отслеживать десятки лучей на каждый пиксель в честном разрешении 4K ($3840 \times 2160 = 8{,}3$ миллиона пикселей) при 60 кадрах в секунду было физически невозможно. На один пиксель удавалось пустить лишь 1–2 луча, из-за чего изображение покрывалось тяжелым высокочастотным шумом.

Выходом стал гибридный конвейер:

1. Игра рендерится в пониженном разрешении (например, 1080p или 1440p) с аппаратной трассировкой теней и отражений.
2. Программный денойзер (шумоподавитель) сглаживает результаты трассировки.
3. Нейросеть (автоэнкодер), запущенная на тензорных ядрах через технологию DLSS, восстанавливает кадр до целевого разрешения 4K, восполняя недостающие детали на основе накопленного temporal-буфера предыдущих кадров и векторов движения.

Первая версия DLSS 1.0 требовала индивидуального обучения нейросети под каждую конкретную игру на суперкомпьютере NVIDIA DGX. Однако появившаяся позже на базе той же архитектуры Turing версия DLSS 2.0 перешла на универсальную модель автоэнкодера, совершив технологический прорыв: картинка, реконструированная из 1080p в 4K, по стабильности мелких деталей и четкости зачастую превосходила нативный рендеринг со стандартным сглаживанием TAA, возвращая до 50–70% утерянной производительности.

---

Раздвоение Turing: линейки RTX и GTX 16-й серии

Выпуск огромных кристаллов с RT- и тензорными ядрами нес технологический риск: высокий процент кремниевого брака и высокая итоговая себестоимость видеокарт. Рынок требовал доступных видеокарт среднего ценового диапазона, но упаковать дорогостоящие специализированные ядра в бюджетный сегмент на техпроцессе 12-нм FFN (TSMC) в 2019 году было экономически невозможно.

NVIDIA приняла беспрецедентное решение — разделить архитектуру Turing на две ветви:

1. Старшие чипы серии RTX (TU102, TU104, TU106): полная версия архитектуры с CUDA, RT и тензорными ядрами (GeForce RTX 2060, 2070, 2080, 2080 Ti).
2. Младшие чипы серии GTX 16 (TU116, TU117): кремний, из которого физически вырезали RT-ядра и тензорные блоки, оставив маркировку GTX (GeForce GTX 1650, 1660, 1660 Ti, 1660 Super).

Для многих покупателей GTX 1660 Ti выглядела как парадокс: почему видеокарта относится к архитектуре Turing, если в ней нет трассировки лучей и DLSS?

Ответ кроется в первой половине нашего разбора. Видеокарты семейства GTX 16xx унаследовали ключевую вычислительную основу Turing:

• Раздельные конвейеры FP32 и INT32: они выполняли служебный целочисленный код параллельно с графическим шейдингом.
• Новый унифицированный кэш L1/Shared Memory: ускорение выборки данных для шейдеров.
• Поддержка операций FP16 половинной точности с двойной скоростью (Rapid Packed Math): SM мог выполнять 128 операций FP16 за такт вместо 64 операций FP32, если высокой точности для вычислений не требовалось.

Благодаря этим изменениям видеокарта GTX 1660 Ti при меньшем энергопотреблении и равном числе CUDA-ядер (1536) уверенно опережала популярную GeForce GTX 1060 (1280 ядер Pascal), а в проектах с обилием асинхронных вычислений на DirectX 12 и Vulkan вплотную приближалась к GTX 1070.

Параметр	Pascal (GTX 1080)	Turing RTX (RTX 2080)	Turing GTX (GTX 1660 Ti)
Графический процессор	GP104	TU104	TU116
Площадь кристалла	314 мм²	545 мм²	284 мм²
Техпроцесс	16 нм	12 нм FFN	12 нм FFN
Конвейер FP32 / INT32	Совмещенный (или/или)	Независимый параллельный	Независимый параллельный
RT-ядра	Отсутствуют	Есть (1-е поколение)	Отсутствуют
Тензорные ядра	Отсутствуют	Есть (2-е пок., INT8/INT4/FP16)	Отсутствуют
Память	GDDR5X	GDDR6	GDDR6
Аппаратный DLSS	Не поддерживается	Поддерживается	Не поддерживается

Turing доказал жизнеспособность гибридного рендеринга и сформировал трёхчастную структуру современного GPU: шейдерные процессоры для классических задач, пространственные акселераторы для трассировки лучей и матричные ускорители для инференса нейросетей.

Однако первое поколение технологии обнажило новые вызовы. Первое поколение RT-ядер с трудом справлялось со сложной динамической геометрией сцены, а конвейер FP32 при всех оптимизациях оставался загруженным на пределе возможностей. В следующей главе мы увидим, как архитектура Ampere решила эту проблему радикальным ходом — полным удвоением числа шейдерных блоков FP32 на каждый потоковый мультипроцессор.

Ampere (GeForce RTX 3080, A100): удвоение FP32 и развитие тензорных ядер

Осенью 2020 года спецификации GeForce RTX 3080 вызвали у инженеров и геймеров искреннее недоумение: новинка заявляла ошеломляющие 8704 CUDA-ядра против 4352 ядер у флагмана предыдущего поколения RTX 2080 Ti. Казалось бы, удвоение вычислительных блоков должно было дать двухкратный или даже трехкратный чистый прирост частоты кадров. Однако в реальных играх преимущество составляло от 50% до 70%.

Куда исчезли «бумажные» гигафлопсы и почему число ядер в маркетинговых материалах внезапно подскочило ровно в два раза? Ответ кроется в фундаментальной перестройке потокового мультипроцессора (SM) архитектуры Ampere и в драматическом разделении вычислительных путей для потребительских видеокарт и дата-центров.

Архитектурная развилка: GA100 против GA102

В поколении Turing чип TU102 служил универсальной основой как для флагманской игровой видеокарты RTX 2080 Ti, так и для серверного ускорителя Quadro RTX 8000. В поколении Ampere единая кремниевая база окончательно раскололась на два независимых мира: вычислительный кристалл GA100 для искусственного интеллекта и кристалл GA102 для графики и рабочих станций.

Инженерные приоритеты этих сфер оказались диаметрально противоположными:

• GA100 (серверы и суперкомпьютеры): изготовлен по 7-нанометровому техпроцессу TSMC (54,2 млрд транзисторов). В этом кристалле нет ни одного RT-ядра. Упор сделан на колоссальную скорость вычислений двойной точности (FP64), тензорные ядра с аппаратной поддержкой разреженных матриц и память HBM2e с пропускной способностью свыше 1,5 ТБ/с.
• GA102 (потребительский сегмент): изготовлен по индивидуальному 8-нанометровому техпроцессу Samsung 8N (28,3 млрд транзисторов). Здесь физически удалены блоки FP64 за ненадобностью в играх, но установлены RT-ядра второго поколения, тензорные ядра и скоростная видеопамять GDDR6X с принципиально новым типом модуляции сигнала.

Параметр	GA100 (ускоритель A100)	GA102 (GeForce RTX 3080 / 3090)
Техпроцесс	TSMC 7 нм (N7)	Samsung 8 нм (8N)
Площадь кристалла	826 мм²	628 мм²
Число транзисторов	54,2 млрд	28,3 млрд
Вычисления FP64	Аппаратные блоки 1:2 к FP32	Рудиментарные 1:64 к FP32
RT-ядра (трассировка лучей)	Отсутствуют	RT-ядра 2-го поколения
Тип видеопамяти	HBM2 / HBM2e (шина до 5120 бит)	GDDR6X (шина до 384 бит)

Отказ от универсального чипа развязал инженерам руки: графические процессоры получили узкоспециализированную организацию вычислительных блоков, решившую главную проблему производительности Turing.

Загадка удвоения CUDA-ядер: гибкий конвейер FP32/INT32

В архитектуре Turing каждый из четырех суб-разделов (sub-core) внутри SM имел строго разделенные пути данных: 16 ядер FP32 обрабатывали числа с плавающей запятой, а параллельные 16 ядер INT32 синхронно брали на себя целочисленную адресацию, смещения массивов и логику переходов. Это исключало простой шейдерного конвейера, но порождало другую проблему: если шейдерный алгоритм выполнял чистую математику над цветом или физикой без сложных адресных расчетов, блок INT32 простаивал, потребляя ток утечки и занимая физическое место на чипе.

В архитектуре Ampere инженеры кардинально переработали эту схему. Первый конвейер остался строго выделенным под FP32 (16 операций за такт на суб-раздел). А вот второй конвейер сделали гибридным: он способен исполнять либо 16 целочисленных инструкций INT32, либо еще 16 операций одинарной точности FP32.

Если в конкретный такт варпу не требуются целочисленные вычисления, суб-раздел SM мобилизует оба конвейера и выдает суммарно 32 операции FP32 за один такт.

Именно поэтому NVIDIA формально удвоила количество заявленных CUDA-ядер: в расчете на SM их стало не 64, как в Turing, а 128. Однако пиковая производительность FP32 достижима только в идеальном сценарии — при 100% нагрузке инструкциями с плавающей точкой.

В реальном игровом цикле шейдерный код непрерывно работает с текстурными координатами, индексами буферов и условиями циклов. На каждые 100 инструкций FP32 в реальных сценах по-прежнему приходится от 30 до 40 инструкций INT32. В моменты, когда запускается целочисленная инструкция, второй конвейер блокируется для чисел с плавающей точкой, и вычислительный блок переходит в режим работы, аналогичный Turing (16 FP32 + 16 INT32).

Именно этот баланс объясняет, почему удвоение «ядер» на бумаге дало вполне предсказуемый и надежный, но не двукратный скачок частоты кадров на практике.

Память GDDR6X и четырехуровневая модуляция PAM4

Удвоенный темп выдачи математических операций создал колоссальное давление на шину памяти: ядрам требовалось в два раза больше текстур и параметров вершин за единицу времени. Простое повышение тактовой частоты классической памяти GDDR6 уперлось в термический и частотный барьер: на частотах свыше 16 ГГц сигналы в медных дорожках текстолита сливались в неразличимый электрический шум.

Чтобы преодолеть тупик, NVIDIA в партнерстве с Micron внедрила для кристаллов GA102 память стандарта GDDR6X. Впервые в потребительской микроэлектронике вместо привычной двухуровневой модуляции NRZ (Non-Return-to-Zero), передающей 1 бит за такт («высокий» или «низкий» уровень напряжения), была применена четырехуровневая амплитудно-импульсная модуляция PAM4 (Pulse Amplitude Modulation 4-Level).

При модуляции PAM4 электрический сигнал оперирует четырьмя градациями напряжения:

• 00 — $0\text{ В}$
• 01 — $0{,}33\text{ В}$
• 10 — $0{,}66\text{ В}$
• 11 — $1{,}0\text{ В}$

Каждый перепад сигнала теперь кодирует сразу два бита информации. При той же физической тактовой частоте шины пропускная способность удваивается. Это позволило флагманской RTX 3090 на 384-битной шине преодолеть символический рубеж в 936 ГБ/с, почти вплотную приблизившись к скоростям многослойной серверной памяти HBM2.

Тензорные ядра 3-го поколения: революция точности и 2:4 Sparsity

В SM архитектуры Ampere количество тензорных ядер сократилось вдвое по сравнению с Turing — с 8 до 4 блоков на один мультипроцессор. Однако каждое новое тензорное ядро 3-го поколения способно выполнять в четыре раза больше операций за такт ($4 \times 4 \times 4$ умножение матриц с накоплением), что в сумме дало двухкратный чистый прирост скорости матричных вычислений на такт SM.

Главным же нововведением стала поддержка революционных математических форматов и механизма структурного прореживания.

Форматы данных: TF32 и BF16

Обучение нейронных сетей десятилетиями опиралось на 32-битный формат IEEE 754 (FP32), обладающий широким динамическим диапазоном (8 бит экспоненты) и высокой точностью (23 бита мантиссы). Переход на половинную точность FP16 ускорял вычисления, но требовал трудоемкого масштабирования градиентов: из-за узкого диапазона (всего 5 бит экспоненты) веса нейросетей часто «вылетали» в нуль или переполнялись.

В Ampere дебютировал формат TensorFloat-32 (TF32):

• Использует экспоненту FP32 (8 бит), сохраняя тот же динамический диапазон.
• Использует мантиссу FP16 (10 бит), обеспечивая достаточную для градиентного спуска точность.
• Занимает суммарно 19 бит, но обрабатывается конвейером по стандартным интерфейсам FP32 без переписывания исходного кода модели.

TF32 позволил дата-центрам мгновенно ускорить обучение языковых моделей и компьютерного зрения до 6-8 раз простым запуском кода на архитектуре Ampere. Для распределенного обучения также была добавлена нативная поддержка популярного формата Bfloat16 (BF16).

Структурная разреженность (2:4 Structured Sparsity)

Большинство глубоких нейросетей избыточны: до половины их весовых коэффициентов в матрицах после обучения близки к нулю и практически не влияют на точность прогноза. Однако случайное удаление нулей на традиционном GPU не дает прироста скорости, так как параллельные потоки SIMT-варпа вынуждены тратить время на чтение разреженных индексов и страдают от дивергенции.

NVIDIA внедрила аппаратное правило структурной разреженности 2:4:

1. Весовая матрица разбивается на блоки ровно по 4 соседних элемента.
2. В каждом таком блоке алгоритм принудительно обнуляет ровно два наименее значимых веса.
3. Оставшиеся 2 ненулевых значения упаковываются в плотный буфер половинного объема вместе с двухбитными индексами их исходной позиции.
4. Тензорное ядро 3-го поколения декодирует сжатую структуру на лету и выполняет матричное умножение за половину базового времени.

Исходный вектор весов (4 элемента):
[ 0.85 | 0.00 | 0.12 | 0.94 ]

Отбор двух наибольших по модулю значений:
[ 0.85 |  --  |  --  | 0.94 ]

Сжатое представление для тензорного ядра:
Значения: [ 0.85, 0.94 ]  +  Индексы: [ 0, 3 ]

Поскольку аппаратный конвейер Ampere пропускает умножение на нули на физическом уровне регистров, темп вычислений ровно удваивается: прореженная сеть на тензорных ядрах 3-го поколения рассчитывается с двукратным ускорением (до 624 TFLOPS на A100 в операциях структурного BF16) без потери качества распознавания.

RT-ядра 2-го поколения: расчет размытия в движении

В графическом сегменте кристаллов GA10x второе поколение блоков трассировки лучей решило одну из самых тяжелых вычислительных задач реалистичной графики — аппаратный расчет Ray Traced Motion Blur (размытие в движении с честными лучами).

В Turing расчет пересечений луча с движущимся объектом требовал интерполяции структуры BVH программным путем: для каждого момента времени в интервале открытия затвора виртуальной камеры приходилось либо строить отдельное дерево ограничивающих объемов, либо многократно тестировать луч шейдерными ядрами. Это снижало частоту кадров в несколько раз при включении эффекта.

В Ampere в блок RT-ядра был интегрирован дополнительный аппаратный интерполятор:

$$T_{\text{interpolated}} = (1 - t) \cdot T_0 + t \cdot T_1$$

где $T_0$ и $T_1$ — координаты вершин треугольника в начале и конце временного интервала кадра, а $t \in [0, 1]$ — случайная временная метка внутри траектории луча.

Теперь RT-ядро самостоятельно находит координаты деформирующегося полигона непосредственно в процессе прохода луча, освобождая стандартные CUDA-ядра от интерполяции геометрии. Вместе с удвоением пропускной способности блоков пересечения Ray-Triangle это подняло производительность трассировки в сложных динамических сценах почти в 2 раза по сравнению с Turing.

Архитектура Ampere окончательно закрепила гетерогенный подход: центральный процессор GPU перестал быть монолитным исполнителем шейдеров. Он превратился в сложнейший оркестр независимых конвейеров, где каждый тип инструкций — от целочисленных индексов памяти до разреженных матриц ИИ и временных траекторий лучей — обрабатывается изолированным кремниевым блоком. Этот фундамент подготовил индустрию к следующему качественному скачку: генерации целых кадров нейросетями в архитектуре Ada Lovelace.

Ada Lovelace (GeForce RTX 4090, RTX 4080): оптический поток, DLSS 3 и энергоэффективность

Осенью 2022 года флагманский кристалл NVIDIA AD102 вместил в себя 76,3 миллиарда транзисторов на площади 608,5 мм² — на 170% больше транзисторов, чем в предыдущем флагмане GA102, при меньшем физическом размере чипа. Но главным сюрпризом стала не плотность: видеокарта GeForce RTX 4090 на базовой частоте в 2,5 ГГц при одинаковом лимите энергопотребления с RTX 3090 Ti выдала двукратный отрыв в традиционной растеризации и почти четырехкратный — в тяжелой трассировке лучей.

В архитектуре Ampere инженеры пошли по пути экстенсивного удвоения математических конвейеров FP32, однако разработчики игр быстро столкнулись с потолком: вычислительные блоки простаивали в ожидании данных из памяти, а лучи света разлетались по сцене в случайных направлениях, разрушая параллелизм SIMT-модели. Архитектура Ada Lovelace стала масштабной работой над этими узкими местами, объединив радикальную перестройку кремниевого базиса, динамическую диспетчеризацию инструкций и переход от простого рендеринга к нейросетевому синтезу кадров.

Кремниевый фундамент TSMC 4N и архитектурная революция кэш-памяти

Фундаментом скачка производительности стал переход с технологического процесса Samsung 8 нм (который фактически представлял собой доработанные 10 нм) на заказной техпроцесс TSMC 4N (индивидуально оптимизированный для NVIDIA 5-нанометровый класс). Это позволило не только поднять рабочие тактовые частоты чипов с привычных для Ampere 1,7–1,8 ГГц до 2,5–2,8 ГГц «из коробки», но и кардинально изменить распределение транзисторного бюджета на кристалле.

Главным архитектурным сдвигом в подсистеме памяти стал колоссальный рост кэша второго уровня (L2). Если во флагманском кристалле GA102 объем L2-кэша составлял скромные 6 МБ, то в кремнии AD102 его объем вырос до 96 МБ (в потребительской версии RTX 4090 активно 72 МБ, а полные 96 МБ отданы профессиональной RTX 6000 Ada).

Зачем графическому процессору массивный пул дорогостоящей статической памяти SRAM непосредственно на кристалле? Ответ кроется в законах физики и энергопотребления внешних шин данных:

Передача бита информации внутри кристалла по шинам кэш-памяти L1 и L2 требует на порядки меньше джоулей энергии, чем прокачка того же бита через внешний физический интерфейс PHY к микросхемам GDDR6X, расположенным на печатной плате.

В таблице ниже наглядно видно, как изменилась философия баланса между физической шиной и кэш-памятью:

Параметр архитектуры	Ampere (GA102 / RTX 3090)	Ada Lovelace (AD102 / RTX 4090)	Изменение
Техпроцесс	Samsung 8N (плотность ~45 млн тр./мм²)	TSMC 4N (плотность ~125 млн тр./мм²)	Рост плотности в $2{,}78$ раза
Площадь кристалла	628,4 мм²	608,5 мм²	Сокращение на 3%
Объем L2-кэша	6 МБ (6144 КБ)	72 МБ (активный в RTX 4090) / 96 МБ (физический)	Увеличение в 12–16 раз
Ширина шины памяти	384 бит	384 бит	Без изменений
Пропускная способность VRAM	936 ГБ/с	1008 ГБ/с	Рост всего на 7,7%

Увеличение L2-кэша в 16 раз принципиально изменило коэффициент попадания в кэш (L2 Cache Hit Rate). Запросы к текстурам, геометрии и структурам пространственного ускорения BVH теперь многократно обслуживаются внутри кристалла с околонулевыми задержками. Это позволило видеокартам младших линеек (RTX 4070, RTX 4060 Ti) безболезненно сузить внешнюю шину памяти до 192 и 128 бит без катастрофической деградации пропускной способности: локальный кэш снизил суммарный трафик к микросхемам VRAM на величину от 30% до 50%.

Преодоление хаоса: Shader Execution Reordering (SER)

В главе об основах архитектуры GPU мы установили фундаментальное правило модели SIMT: все 32 потока внутри варпа обязаны выполнять одну и ту же инструкцию одновременно. В традиционной растеризации смежные пиксели на экране принадлежат одному полигону, имеют один материал и запускают один и тот же пиксельный шейдер. Потоки работают монолитно, дивергенция варпов минимальна.

Однако полноценная трассировка лучей (Path Tracing) разрушает этот порядок. Когда первичный луч попадает в шероховатую поверхность, отраженные лучи рассеиваются во все стороны полусферы. Один луч улетает в небо и вычисляет шейдер атмосферы, второй попадает в матовое дерево, третий пробивает стекло и требует расчета преломления, а четвертый задевает источник света.

В рамках стандартного планировщика варп оказывается парализован: потоки внутри него требуют исполнения абсолютно разных шейдеров. Возникает жесточайшая дивергенция: если каждый из 32 потоков запускает свою уникальную ветку кода, то эффективная производительность блока SM падает в десятки раз, превращая массивный параллельный GPU в медленный последовательный процессор.

Для решения этой проблемы архитекторы NVIDIA разработали аппаратный блок и алгоритмический конвейер Shader Execution Reordering (SER):

Механизм SER работает прямо на лету как высокоскоростной конвейерный сортировщик:

1. Остановка дивергентного исполнения: Когда трассировочный шейдер порождает вторичные лучи, требующие выполнения разных материалов (hit-шейдеров), потоки не продолжают исполняться в исходном хаотичном составе варпа.
2. Буферизация и сортировка: Специализированные аппаратные регистры и таблицы SER внутри SM группируют независимые потоки не по их первоначальному положению на экране, а по типу вызываемого шейдера и пространственной близости данных.
3. Ресинтез когерентных варпов: Планировщик заново собирает новые «монолитные» варпы, где все 32 потока выполняют один и тот же шейдер (например, только шейдер зеркального отражения или только шейдер диффузного рассеивания).
4. Когерентный доступ к памяти: Поскольку все потоки нового варпа обращаются к одним и тем же текстурным атласам и коду инструкций, запросы объединяются (Coalesced Memory Access), а данные оседают в L1- и L2-кэшах с максимальной эффективностью.

Аппаратная реализация SER повышает производительность шейдинга в тяжелых сценариях трассировки лучей до 2–3 раз, полностью нивелируя накладные расходы на сортировку за счет устранения холостых тактов ожидания в SIMT-конвейере.

RT-ядра 3-го поколения: избавление от «пустых» полигонов через OMM и DMM

Во 2-м поколении RT-ядер архитектуры Ampere проверка пересечений луча с объемами BVH и треугольниками происходила аппаратно, но сложная геометрия и альфа-текстуры оставались тяжелым камнем на шее GPU.

В играх львиная доля мелких деталей — трава, кроны деревьев, листья, проволочные заборы — моделируется не миллионами полигонов, а плоскими прямоугольниками (quads), на которые накладывается текстура с прозрачностью (Alpha-test / Alpha-blend). Для классического RT-ядра такой полигон непрозрачен на этапе обхода BVH. При попадании луча в ограничивающий объем RT-ядро обязано прервать обход дерева, вызвать программный шейдер (Any-Hit Shader) в основном конвейере SM, запросить текстуру из памяти, прочитать альфа-канал и проверить: попал ли луч в лист или в пустоту между листьями. Это вызывало регулярные переключения контекста и забивало шину памяти.

В RT-ядрах 3-го поколения архитектуры Ada Lovelace инженеры внедрили два принципиально новых аппаратных блока: Opacity Micro-Map (OMM) и Displaced Micro-Mesh (DMM).

Opacity Micro-Map (OMM)

OMM аппаратно интегрирует карту непрозрачности непосредственно в саму структуру треугольника внутри BVH:

• Исходный треугольник разбивается на микросетку из подтреугольников (от 64 до 1024 микроэлементов).
• Каждому микротреугольнику присваивается 1- или 2-битное состояние: полностью непрозрачен, полностью прозрачен или неизвестно.
• Аппаратный блок RT-ядра считывает состояние OMM прямо во время тестирования пересечения без вызова шейдера Any-Hit в SM. Если луч проходит сквозь пустоту забора или кроны дерева, он мгновенно летит дальше. Число обращений к основному шейдерному блоку снижается в разы.

Displaced Micro-Mesh (DMM)

DMM решает противоположную проблему — хранение сверхдетализированной геометрии. Создание BVH для персонажа с 5 миллионами полигонов требует гигантского объема видеопамяти и длительного времени построения дерева процессором:

• Вместо хранения миллионов сырых вершин DMM строит базовую упрощенную сетку из крупных треугольников (Base Mesh).
• К базовой геометрии привязывается компактная карта смещений (Displacement). RT-ядро на аппаратном уровне самостоятельно генерирует и тестирует микротреугольники прямо на кристалле во время обхода BVH.
• Время сборки дерева BVH сокращается до 10 раз, а объем памяти, занимаемый геометрией сцены, уменьшается в 15–20 раз.

Тензорные ядра 4-го поколения: точность FP8

Тензорные ядра Ada Lovelace унаследовали ключевые архитектурные решения серверного чипа Hopper (H100), в частности поддержку 8-битных вычислений с плавающей запятой (FP8). В 3-м поколении Ampere минимальным форматом со сжатием был INT8/INT4 или смешанная точность TF32/BF16. Однако нейросети в задачах генеративного искусственного интеллекта и глубокого обучения критически зависят от сохранения динамического диапазона чисел, с чем целочисленные форматы INT справляются плохо.

Архитектура внедрила два стандарта FP8:

1. E4M3: 1 бит знака, 4 бита экспоненты, 3 бита мантиссы — предназначен для прямого прохода нейросетей (Inference), где приоритетна точность значений.
2. E5M2: 1 бит знака, 5 бит экспоненты, 2 бита мантиссы — имеет идентичный с FP16 динамический диапазон и оптимизирован для этапов обучения и градиентного спуска.

Формат FP8 позволил ровно в два раза сократить объем памяти, требуемый под веса и активации нейросетей, и удвоил пиковую пропускную способность тензорных операций относительно FP16 (достигая 1,3 петафлопса в RTX 4090 при расчете с учетом структурной разреженности 2:4).

Революция DLSS 3: от апскейлинга к генерации кадров

В главах о Turing и Ampere мы проследили путь технологии DLSS: от реконструкции пикселей на основе тензорных ядер до временного сглаживания и апскейлинга пространственного разрешения (DLSS 2). Однако даже самый быстрый апскейлинг упирался в физический предел: если центральный процессор (CPU) перегружен физикой, анимацией или логикой игрового мира, GPU простаивает в ожидании команд отрисовки. Ни один классический алгоритм повышения частоты кадров не способен помочь в условиях жесткого CPU-bound сценария.

В архитектуре Ada Lovelace компания NVIDIA совершила концептуальный сдвиг: вместо ускорения рендеринга существующих кадров GPU берет на себя синтез абсолютно новых, промежуточных кадров с нуля. Эта технология получила название DLSS 3 Frame Generation.

Ее аппаратным сердцем стал автономный процессор Optical Flow Accelerator (OFA) нового поколения:

Optical Flow Accelerator вычисляет пространственное векторное поле перемещения пикселей между двумя последовательными кадрами, отслеживая направление и скорость каждого элемента изображения, включая свет, тени, отражения и частицы дыма.

В чипах Ampere блок OFA присутствовал, но обладал производительностью порядка 35 TOPS, чего хватало лишь для систем компьютерного зрения и базового видеокодирования. В кристалле AD102 блок OFA разогнали до феноменальных 300 TOPS, попутно обучив отслеживать микросдвиги на субпиксельном уровне.

Синтез промежуточного кадра в DLSS 3 — это многоступенчатый математический конвейер, объединяющий разнородные данные:

1. Векторы движения движка (Game Motion Vectors): Традиционные 3D-векторы показывают, куда сместились твердые геометрические тела (персонаж, дома, автомобили). Но движок игры не знает векторов движения для теней, бликов на стекле, клубов дыма или эффектов постобработки.
2. Векторное поле оптического потока (Optical Flow Field): Блок OFA анализирует пиксельную сетку текущего и предыдущего кадров на уровне готового изображения, улавливая негеометрические изменения (свет, прозрачность, деформации).
3. Буфер глубины (Z-Buffer): Предотвращает ошибки перекрытия (occlusion), определяя, какой объект находится спереди, а какой уходит на задний план.
4. Нейросетевая интерполяция: Тензорные ядра 4-го поколения загружают в сверточную сеть Autoencoder все четыре потока входных данных (кадр $N-1$, кадр $N$, векторы движка и поле OFA) и генерируют полноценный промежуточный кадр $N-0{,}5$.

В результате видеокарта отображает кадровую последовательность, где каждый второй кадр никогда не существовал в игровом движке и не обрабатывался центральным процессором. Это обходит узкое горлышко производительности CPU: если игра зажата процессором на отметке в 45 кадров в секунду, включение генерации кадров на архитектуре Ada поднимает итоговую плавность до 80–90 кадров без участия основного игрового цикла.

Цельная картина архитектуры: баланс вычислительной триады

Архитектура Ada Lovelace завершила трансформацию графического чипа в гибридную вычислительную фабрику. Все инновации поколения AD10x работают как слаженная симфония, где каждый блок страхует соседа:

• TSMC 4N дает физическую базу: частоты 2,6+ ГГц при рекордной энергоэффективности на ватт.
• Массивный L2-кэш изолирует чип от задержек внешней памяти и снижает энергопотребление шины.
• Shader Execution Reordering ликвидирует структурный хаос SIMT-модели, выстраивая запросы трассировки в ровные когерентные потоки.
• RT-ядра 3-го поколения (OMM/DMM) забирают на себя аппаратный разбор геометрии и микропрозрачности, освобождая шейдерные ядра.
• Тензорные ядра 4-го поколения и блок OFA выводят рендеринг за пределы классического пайплайна, превращая видеокарту в генератор синтетической визуальной реальности.

Ada Lovelace доказала: экстенсивный рост производительности за счет банального набивания кремния миллионами одинаковых ALU исчерпал себя. Будущее архитектур сместилось в плоскость интеллектуального управления потоками данных, аппаратной сортировки инструкций и нейросетевой интерполяции.

Однако в дата-центрах перед инженерами встали совершенно другие вызовы: колоссальные размеры больших языковых моделей (LLM), необходимость вычислений над терабайтами параметров и проблемы межчиповой коммуникации. Именно этим задачам суждено было раскрыться в специализированной параллельной ветви архитектур — Hopper и Blackwell, к разбору которых мы перейдем в следующих главах.

Рабочие станции: NVIDIA RTX 6000 и специфика профессиональных вычислений

На полке магазина лежат две видеокарты, построенные на базе одного и того же кремниевого кристалла AD102: флагманская игровая GeForce RTX 4090 со стартовой ценой около 1600 USD и профессиональная рабочая станция NVIDIA RTX 6000 Ada Generation с ценником в районе 6800 USD. При этом игровая карта обладает более высокой базовой тактовой частотой и использует более быструю память GDDR6X. Почему корпоративный сектор, студии визуализации и научно-исследовательские лаборатории готовы платить четырехкратную премию за графический процессор, чья чистая теоретическая скорость растеризации на первый взгляд почти не отличается от потребительского аналога?

Разница кроется в том, что игровая видеокарта спроектирована для максимизации субъективного зрительского опыта в реальном времени, где потеря одного кадра или искажение цвета пары пикселей абсолютно незаметны. Профессиональный ускоритель создается как инструмент точных вычислений и непрерывного производства, где сбой одного бита может стоить миллионов долларов, переполнение памяти фатально останавливает процесс проектирования, а простой серверной стойки недопустим.

Кремниевый паритет: анатомия чипа AD102 в двух ипостасях

Чтобы понять истоки этой специализации, обратимся к физическому кристаллу AD102 архитектуры Ada Lovelace, подробно разобранному в предыдущей главе. Полный чип содержит 144 потоковых мультипроцессора (SM), однако из-за технологического выхода годных кристаллов потребительские и профессиональные устройства получают разные конфигурации кремния.

Характеристика	GeForce RTX 4090	NVIDIA RTX 6000 Ada Generation
Графический процессор	AD102-300 / AD102-301	AD102 (полнофункциональный профиль)
Активные потоковые мультипроцессоры (SM)	128 из 144	142 из 144
Число CUDA-ядер	16 384	18 176
Тензорные ядра (4-е поколение)	512	568
RT-ядра (3-е поколение)	128	142
Объем и тип видеопамяти	24 ГБ GDDR6X	48 ГБ GDDR6 с поддержкой ECC
Ширина шины памяти	384 бит	384 бит
Пропускная способность памяти	~1008 ГБ/с	~960 ГБ/с
Энергопотребление (TDP)	450 Вт	300 Вт
Форм-фактор системы охлаждения	3.5–4 слота, осевые вентиляторы	2 слота, тангенциальный вентилятор (Blower)

В RTX 6000 Ada активировано почти максимальное число вычислительных блоков кристалла — отключены всего два SM из 144. Это дает карте преимущество примерно в 11% по числу CUDA, RT и тензорных ядер над потребительским флагманом. Однако при этом пропускная способность памяти у RTX 6000 Ada формально ниже: 960 ГБ/с против 1008 ГБ/с у RTX 4090. Причина кроется в использовании стандартных микросхем памяти GDDR6 вместо более «горячей» и требовательной GDDR6X с модуляцией PAM4.

Возникает парадокс: профессиональная карта имеет чуть больше ядер, но чуть меньшую пропускную способность шины памяти и значительно более низкий лимит энергопотребления (300 Вт против 450 Вт). Очевидно, что фундаментальное разделение этих классов устройств лежит не в плоскости «кто быстрее выдаст 120 кадров в секунду в разрешении 4K».

Проблема границы памяти: VRAM против Out-of-Core

Главное аппаратное отличие рабочей станции — удвоенный объем кадрового буфера (48 ГБ против 24 ГБ). В контексте потребительского рынка 24 ГБ долгое время считались избыточными. Но в профессиональных рабочих нагрузках объем локальной видеопамяти подчиняется дискретному закону: задача либо помещается в память целиком, либо не может быть выполнена вовсе.

Когда размер рабочей сцены в системах трехмерного рендеринга (Autodesk Arnold, Chaos V-Ray, OctaneRender), массив обучаемых параметров большой языковой модели или расчетная сетка в гидродинамическом моделировании (CFD) превышают 24 ГБ, графический процессор сталкивается с нехваткой памяти:

1. Аварийное завершение процесса (CUDA Out of Memory). Большинство инженерных солверов и фреймворков глубокого обучения жестко прерывают вычисления, если очередной тензор не удается аллоцировать в VRAM.
2. Переход в режим Out-of-Core. Если движок поддерживает выгрузку данных за пределы GPU, недостающие геометрия, текстуры и веса остаются в оперативной памяти компьютера (RAM) и запрашиваются через системную шину PCIe по мере необходимости.

Шина PCIe 4.0 x16 обеспечивает пропускную способность около 31,5 ГБ/с (а PCIe 5.0 x16 — около 63 ГБ/с). Скорость обмена данными с локальной видеопамятью GPU составляет около 960 ГБ/с. Когда данные выходят за пределы локальной памяти, шина PCIe становится критическим узким горлышком: скорость вычислительного конвейера падает в 15–30 раз.

При объеме задачи в 35 ГБ RTX 4090 вынуждена либо прерывать рендер критической сцены фильма, либо непрерывно гонять данные по шине PCIe, растягивая расчет часовой анимации на сутки. Карта RTX 6000 Ada с 48 ГБ памяти удерживает весь датасет в локальном высокоскоростном буфере, завершая задачу на полной скорости.

Целостность данных: физика мягких ошибок и аппаратный ECC

Второй фундаментальный барьер между игровой и профессиональной техникой — защита целостности данных на уровне ячеек памяти.

Микросхемы памяти подвержены внешним физическим факторам: тепловым флуктуациям, фоновому альфа-излучению упаковочных материалов микросхем и вторичным нейтронам космических лучей. Попадая в кремниевую подложку кристалла памяти, высокоэнергетическая частица может высвободить паразитный электрический заряд. Этот заряд меняет состояние конденсатора ячейки DRAM: логический ноль самопроизвольно инвертируется в единицу, или наоборот. Такое явление называют однократным сбоем (Single-Event Upset) или «мягкой ошибкой» (Soft Error).

В видеоиграх последствия перевернутого бита несущественны: в одном кадре пиксель на долю секунды изменит свой цвет с синего на фиолетовый. Человеческий глаз этого даже не зафиксирует, а следующий кадр перепишет значение.

В инженерных задачах последствия сбоя фатальны:

• Аэрокосмическое и автомобильное проектирование: расчет прочности лопатки турбины или кузова автомобиля на сминаемость методом конечных элементов (FEA). Одиночный перевернутый бит в экспоненциальной части числа с плавающей запятой ($1.05 \times 10^2$ превращается в $1.05 \times 10^{34}$) мгновенно разваливает матрицу жесткости, приводя либо к делению на ноль, либо к выдаче ложного результата, на основе которого инженеры могут одобрить бракованную конструкцию.
• Медицинская томография: алгоритмы реконструкции снимков МРТ/КТ на базе GPU при искажении коэффициентов фильтрации создают скрытые артефакты, ведущие к ошибочному диагнозу.
• Многосуточные симуляции: падение процесса на 120-м часу молекулярно-динамического моделирования из-за повреждения указателя памяти уничтожает результаты многодневного машинного времени.

Для устранения этой угрозы в NVIDIA RTX 6000 Ada интегрирована полноценная аппаратная система коррекции ошибок — ECC (Error-Correcting Code).

Память с коррекцией ошибок (ECC) — аппаратно-программный механизм, использующий избыточные контрольные биты для обнаружения и исправления случайных повреждений данных непосредственно в процессе их чтения из памяти.

В профессиональных картах используется классический алгоритм Хэмминга с расширением SECDED (Single Error Correction, Double Error Detection):

$$\text{Контрольные биты} \rightarrow \text{Вычисление синдрома ошибки}$$

Механизм SECDED гарантирует:

• При искажении одного бита в слове данных схема вычисляет точную позицию сбойного бита, инвертирует его обратно в правильное состояние «на лету» и прозрачно передает исправленные данные вычислительным ядрам SM.
• При одновременном искажении двух битов система детектирует факт неисправимой ошибки и сигнализирует драйверу, предотвращая так называемую «тихую порчу данных» (Silent Data Corruption, SDC), когда программа продолжает расчет с ложными числами.

В потребительской памяти GDDR6X на RTX 4090 тоже присутствует внутренняя проверка (On-die ECC), но она действует локально внутри кремния памяти для компенсации помех модуляции PAM4 и не обеспечивает сквозной защиты тракта передачи данных до регистров SM, не ведет системных логов сбоев и не оповещает операционную систему об ошибках адресации.

Тепловой пакет, акустика и плотность монтажа

Если взглянуть на физическое исполнение GeForce RTX 4090, то перед нами предстает массивная конструкция весом более двух килограммов, занимающая от 3,5 до 4 слотов расширения. Ее система охлаждения построена на разнонаправленных осевых вентиляторах огромного диаметра: холодный воздух захватывается из внутреннего объема корпуса ПК, прогоняется через ребра радиатора и выбрасывается во все стороны внутри того же корпуса.

Такая схема идеальна для одиночной видеокарты в просторном игровом системном блоке с хорошей сквозной вентиляцией. Но в профессиональном сегменте рабочие станции и стоечные рендер-ноды проектируются по совершенно другим принципам.

Схема выброса горячего воздуха:

GeForce RTX 4090 (Осевая схема):
[Холодный воздух снаружи] -> [Радиатор] -> [Выброс 450 Вт ТЕПЛА ВНУТРЬ КОРПУСА]
(В многопроцессорной стойке нижняя карта сжигает верхнюю)

NVIDIA RTX 6000 Ada (Тангенциальная схема Blower):
[Забор воздуха сзади] -> [Турбина] -> [Радиатор] -> [Выброс 300 Вт НАРУЖУ ИЗ КОРПУСА]
(Карты монтируются вплотную в соседние слоты без перегрева)

1. Строгий двухслотовый стандарт. Габариты RTX 6000 Ada строго уложены в формат 111,8 мм $\times$ 266,7 мм при толщине ровно в 2 слота. Это позволяет установить четыре такие видеокарты на одну материнскую плату рабочей станции или смонтировать их в серверный корпус формата 4U. Попытка установить две карты уровня RTX 4090 рядом приведет к тому, что верхняя карта окажется полностью заблокирована корпусом нижней и сгорит от перегрева за несколько минут.
2. Тангенциальная турбина (Blower-вентилятор). Турбина засасывает воздух с торца видеокарты, проталкивает его через герметичный внутренний кожух с радиатором испарительной камеры и полностью выбрасывает разогретый воздушный поток наружу сквозь перфорацию задней крепежной планки за пределы серверного корпуса.
3. Оптимизация вольт-амперной характеристики (V/F Curve). Снижение TDP до 300 Вт (на 150 Вт меньше, чем у RTX 4090) достигнуто за счет отбора кремниевых кристаллов наивысшего качества (биннинг). Процессор работает на более низком напряжении питания в наиболее энергоэффективной зоне графика, теряя лишь около 5–10% предельной частоты, но экономя треть потребляемой мощности. Четыре установленные карты RTX 6000 Ada потребляют суммарно 1200 Вт, укладываясь в стандартные серверные блоки питания, тогда как четыре RTX 4090 потребовали бы нереализуемых для рабочей станции 1800–2000 Вт тепла только на видеоподсистему.

Программный барьер: драйверы студийного класса и виртуализация vGPU

Аппаратная база — лишь фундамент. Не менее половины добавленной стоимости профессиональных решений формируется структурой программного стека.

Сертификация независимых поставщиков ПО (ISV Certification)

Для потребительских видеокарт драйверы Game Ready выпускаются с высокой частотой, зачастую накануне релиза крупных игровых тайтлов, оптимизируя шейдеры под конкретные игры. Их приоритет — скорость рендеринга и поддержка новейших игровых функций.

Драйверы NVIDIA RTX Enterprise (ранее Quadro ODE — Optimal Drivers for Enterprise) следуют противоположной логике:

• ISV-сертификация (Independent Software Vendor). NVIDIA сотрудничает с разработчиками критически важного ПО (Autodesk, Dassault Systèmes, Siemens PLM, Adobe, PTC). Команды инженеров совместно тестируют и оптимизируют миллионы строк исходного кода CAD/CAM/CAE-пакетов под каждую версию драйвера.
• Гарантия отсутствия артефактов в отображении каркасных сеток (wireframe), полигональных моделей двойной кривизны и сплайновых поверхностей в SolidWorks, CATIA или NX. На потребительской карте включение аппаратного затенения RealView в ряде CAD-пакетов заблокировано на уровне идентификатора устройства (Device ID).
• Долговременная стабильность (LTS): релизы корпоративных драйверов поддерживаются годами без внесения дестабилизирующих правок, предотвращая сбои на производственных линиях заводов и в архитектурных бюро.

Аппаратная виртуализация: NVIDIA vGPU

Потребительские видеокарты GeForce аппаратно заблокированы от совместного использования в средах корпоративной виртуализации на уровне гипервизора (за исключением базового проброса PCIe Passthrough одного устройства в одну гостевую систему).

RTX 6000 Ada поддерживает стек NVIDIA vGPU (Virtual Workstation / vWS) на основе аппаратного разделения ресурсов по стандарту SR-IOV (Single Root I/O Virtualization):

• Единый физический графический процессор с 48 ГБ памяти можно аппаратно разбить на несколько независимых виртуальных GPU (например, 4 профиля по 12 ГБ или 6 профилей по 8 ГБ).
• Каждый виртуальный GPU получает выделенный диапазон адресов VRAM, гарантированную долю времени планировщика SM и изолированный контекст исполнения.
• Инженеры, находясь в разных точках мира, подключаются со своих тонких клиентов к единому серверу и запускают тяжелые графические станции с полноценным аппаратным 3D-ускорением и поддержкой CUDA без взаимного влияния на стабильность сессий коллег.

NVIDIA RTX 6000 Ada (48 ГБ физической памяти)
               │
    [Аппаратный планировщик vGPU]
   ┌───────────┼───────────┬───────────┐
   ▼           ▼           ▼           ▼
[vGPU-1]    [vGPU-2]    [vGPU-3]    [vGPU-4]
(12 ГБ)     (12 ГБ)     (12 ГБ)     (12 ГБ)
   │           │           │           │
[Инженер 1] [Инженер 2] [Инженер 3] [Инженер 4]
(SolidWorks)  (Maya)     (PyTorch)   (Ansys CFD)

Специализированные интерфейсы синхронизации

На торце платы RTX 6000 Ada расположен разъем для платы аппаратной синхронизации NVIDIA Quadro Sync II. Она реализует два режима:

• Framelock: аппаратная синхронизация кадровой развертки между десятками мониторов или проекторов, подключенных к нескольким разным компьютерам, с точностью до микросекунды. Это необходимо для создания гигантских бесшовных видеостен и панорамных симуляторов виртуальной реальности.
• Genlock: синхронизация фазы видеовыхода графической станции с внешним тактовым генератором телевизионной студии, что исключает выпадение полей при прямых эфирах и виртуальном кинопроизводстве (Virtual Production / LED-экраны на съемках).

Потребительские видеокарты лишены интерфейса синхронизации кадров на аппаратном уровне.

Цена надежности: экономика профессионального кремния

Возвращаясь к исходному вопросу: оправдана ли четырехкратная разница в стоимости?

Если пересчитывать цену карты исключительно в «кадры в секунду» в домашней компьютерной игре, покупка профессиональной карты лишена смысла. Однако в условиях корпоративного пайплайна экономическое уравнение выглядит иначе:

• Стоимость одного часа простоя анимационной студии из-за зависшего рендера сложной сцены исчисляется десятками тысяч долларов.
• Ошибка в моделировании аэродинамического профиля крыла самолета, вызванная переворотом бита в памяти без ECC, способна привести к миллиардным убыткам и катастрофическим рискам.
• Возможность заменить восемь отдельных рабочих мест одним 4U-сервером с четырьмя картами RTX 6000 Ada, предоставляющими виртуальные рабочие столы vWS, экономит колоссальные средства на системном администрировании, охлаждении офиса и безопасности корпоративных данных.

Архитектура Ada Lovelace в исполнении RTX 6000 демонстрирует предельное развитие универсального монолитного графического процессора, доведенного до максимальных требований надежности, компоновки и объема данных. Однако взрывной рост параметров моделей искусственного интеллекта и экстремальные матричные вычисления потребовали от инженеров NVIDIA создать совершенно другую ветвь кремниевой эволюции — архитектуру, где видеовыходы и блоки растеризации графики уступают место специализированным тензорным процессорам для суперкомпьютерных центров. Именно к ней — архитектуре Hopper — мы перейдем в следующей главе.

Hopper (NVIDIA H100, H200): архитектура для дата-центров, Transformer Engine и FP8

Обучение нейросети GPT-3 со 175 миллиардами параметров на кластере из графических процессоров предыдущего поколения Ampere A100 занимало около 34 дней непрерывной работы сотен серверов. Архитектура Hopper сократила это время более чем втрое, потребляя при этом меньше энергии на каждый обработанный токен. Чтобы совершить такой рывок, инженерам пришлось пойти на радикальный шаг: полностью выбросить из кремния всё графическое наследие трёх десятилетий.

В кристалле Hopper GH100 вы не найдёте блоков растеризации, видеовыходов или RT-ядер для трассировки лучей. Это не видеокарта, приспособленная под серверы, а специализированный тензорный суперкомпьютер на одном чипе, спроектированный вокруг одной главной математической конструкции современного мира — архитектуры Transformer.

Анатомия GH100: чистый вычислитель без графического балласта

В предыдущих главах мы видели, как микроархитектура Ampere разделялась на потребительские чипы GA102 и серверные GA100, а архитектура Ada Lovelace развивала графический конвейер с помощью RT-ядер 3-го поколения и генератора кадров DLSS. В Hopper разделение доведено до абсолюта. Кремниевый кристалл GH100 производится по кастомному техпроцессу TSMC 4N (модифицированные 5 нанометров), насчитывает 80 миллиардов транзисторов и занимает площадь 814 мм², что вплотную приближается к физическому пределу фотолитографической маски (reticle limit).

Вся полезная площадь кристалла отдана под массив потоковых мультипроцессоров (SM), гигантский разделяемый кэш L2 объёмом 50 МБ и контроллеры сверхбыстрой памяти.

В полной конфигурации чип GH100 содержит 144 потоковых мультипроцессора, объединённых в 8 вычислительных кластеров (GPC). Однако в массовых серверах (например, ускорителях NVIDIA H100 SXM5) активны 132 SM, что даёт 16 896 вычислительных ядер FP32 и 528 тензорных ядер 4-го поколения. Главное отличие SM Hopper от потребительской Ada Lovelace — бескомпромиссная ориентация на научные и нейросетевые вычисления:

Параметр SM	Ada Lovelace (AD102, RTX 4090)	Hopper (GH100, H100 SXM5)
Назначение	Игры, 3D-графика, рабочие станции	Обучение и инференс LLM, HPC-симуляции
RT-ядра	3-е поколение (есть в каждом SM)	Отсутствуют физически
Соотношение FP32 : FP64	64 : 1 (вычисления FP64 эмулируются медленно)	2 : 1 (полноценный аппаратный блок FP64 на каждые 2 ядра FP32)
Тензорные ядра	4-е поколение (акцент на FP16/BF16/FP8)	4-е поколение с аппаратным Transformer Engine
Общая память / L1 кэш на SM	128 КБ	228 КБ с аппаратной асинхронной адресацией

Наличие мощного аппаратного блока FP64 со скоростью выполнения в половину от FP32 ($1:2$) критично для суперкомпьютерных задач — квантовой химии, прогнозирования климата и моделирования гидродинамики. Но фундаментом для революции в искусственном интеллекте стали новые тензорные ядра и механизм Transformer Engine.

Transformer Engine: математика FP8 без потери точности

До появления Hopper стандартом обучения нейросетей были 16-битные типы данных: классический FP16 и разработанный Google формат Bfloat16 (BF16). Переход с 32-битных чисел на 16-битные в своё время удвоил скорость вычислений. Логичный следующий шаг — спуститься до 8 бит (FP8), что позволило бы удвоить плотность вычислений в каждом такте и вдвое сократить объём памяти под веса и промежуточные активации.

Однако в 8 битах чрезвычайно трудно закодировать широкий динамический диапазон чисел, возникающих при обучении глубоких нейросетей. Если просто обрезать разрядность чисел до FP8, веса с малыми значениями обращаются в нуль (underflow), а пиковые градиенты уходят в бесконечность (overflow), из-за чего обучение мгновенно разваливается.

Чтобы решить эту проблему, в тензорные ядра Hopper встроен Transformer Engine — аппаратно-программный модуль, который динамически анализирует разброс значений в каждом слое трансформера и выбирает между двумя специализированными форматами FP8 и 16-битной точностью.

В стандарте FP8 сосуществуют два формата:

1. E4M3 (1 бит знака, 4 бита экспоненты, 3 бита мантиссы): обладает более высокой точностью представления чисел, но узким диапазоном. Идеален для весов и активаций на этапе прямого прохода (Forward Pass).
2. E5M2 (1 бит знака, 5 бит экспоненты, 2 бита мантиссы): полностью повторяет диапазон формата FP16 за счёт увеличенной экспоненты, но жертвует точностью. Необходим для градиентов на этапе обратного прохода (Backward Pass), где величины ошибок могут отличаться на порядки.

Формат E4M3: [Знак: 1 бит] [Экспонента: 4 бита] [Мантисса: 3 бита] -> Диапазон до ±448
Формат E5M2: [Знак: 1 бит] [Экспонента: 5 бит] [Мантисса: 2 бита] -> Диапазон до ±57344

Трансформаторный движок работает по принципу адаптивного масштабирования:

$$X_{\text{FP8}} = \text{clip}\left(\text{round}\left(X \times S\right)\right)$$

Здесь $X$ — исходный тензор с высокой точностью, $S$ — масштабный коэффициент (scaling factor), а функция $\text{clip}$ отсекает значения, выходящие за границы доступного диапазона выбранного 8-битного формата.

Если тензор содержит числа в диапазоне от $-0{,}001$ до $+0{,}001$, они в обычном 8-битном представлении превратились бы в нули. Движок Transformer Engine находит максимальное абсолютное значение в тензоре, вычисляет масштабный коэффициент $S = 400\,000$, умножает числа на этот множитель и упаковывает их в E4M3 с максимальным использованием доступных бит мантиссы. В процессе матричного умножения результат автоматически домножается на $1/S$, восстанавливая истинную величину.

Если статистика прошлых итераций показывает, что значения градиентов нестабильны и велик риск переполнения даже для формата E5M2, Transformer Engine автоматически оставляет вычисление данного конкретного слоя в стабильном формате BF16 или FP16. За счёт этого сеть сходится точно так же, как в честных 16 битах, но работает вдвое быстрее.

Иерархия памяти: скачок HBM3 и феномен H200

Вычислительная мощность любого современного GPU разбивается о так называемую «стену памяти» (Memory Wall). Тензорные ядра Hopper способны перемножать триллионы чисел в секунду, но если данные не поступают из видеопамяти вовремя, исполнительные конвейеры простаивают.

Именно поэтому в чипах уровня H100 не используется память типа GDDR6X, привычная по флагманским потребительским картам. Вместо этого кристалл Hopper монтируется на общую кремниевую подложку (интерпозер) вместе со стеками памяти HBM3 (High Bandwidth Memory). В отличие от распаянных вокруг процессора чипов GDDR, память HBM представляет собой вертикальный «бутерброд» из нескольких слоёв кристаллов DRAM, прошитых сквозными кремниевыми контактами (TSV — Through-Silicon Vias), и подключается к чипу через сверхширокую 5120-битную шину.

В 2023–2024 годах линейка получила развитие: модель H100 уступила пальму первенства обновлённому ускорителю NVIDIA H200, где ключевым апгрейдом стала замена стеков HBM3 на передовые HBM3e:

Характеристика	NVIDIA A100 (Ampere)	NVIDIA H100 SXM	NVIDIA H200 SXM
Тип памяти	HBM2e	HBM3	HBM3e
Объём памяти	80 ГБ	80 ГБ	141 ГБ
Разрядность шины	5120 бит	5120 бит	5120 бит
Пропускная способность	2,0 ТБ/с	3,35 ТБ/с	4,8 ТБ/с
Производительность FP8 (Dense)	Не поддерживается	1979 TFLOPS	1979 TFLOPS

Разница между H100 и H200 наглядно иллюстрирует специфику современных нейросетей: вычислительный кристалл GH100 в них абсолютно идентичен. Однако увеличение пропускной способности с 3,35 до 4,8 ТБ/с и расширение объёма с 80 до 141 ГБ привело к росту скорости генерации токенов в больших языковых моделях (LLM) почти вдвое. На этапе вывода (инференса) модель генерирует текст по одному слову за раз: вычислительные блоки почти не загружены, но на каждый шаг генерации необходимо заново прокачать через память все десятки миллиардов параметров модели. В этом режиме выигрывает тот чип, у которого шире канал HBM.

Tensor Memory Accelerator и асинхронный конвейер

Даже при пропускной способности памяти в 3,35 ТБ/с данные должны попасть из HBM во внутреннюю разделяемую память (Shared Memory) мультипроцессора. В архитектурах Volta и Ampere этот процесс требовал прямого участия CUDA-ядер: нити варпа должны были явно вычислять адреса ячеек в цикле, читать данные порциями в регистровый файл и затем сохранять их в Shared Memory. Это сжигало такты вычислительных блоков и раздувало регистровый файл.

В архитектуре Hopper появился автономный аппаратный контроллер — Tensor Memory Accelerator (TMA).

Tensor Memory Accelerator (TMA) — специализированный аппаратный блок передачи данных, способный самостоятельно по одному дескриптору перемещать многомерные тензорные блоки между глобальной памятью (HBM) и разделяемой памятью (Shared Memory) SM без участия CUDA-ядер и регистрового файла.

Конвейер вычислений разделяется на два независимых процесса:

1. Программа формирует в памяти дескриптор тензора (размерность, шаг по координатам, адрес среза) и отдаёт команду контроллеру TMA.
2. Контроллер TMA берёт на себя всю адресную арифметику, заполняя Shared Memory в фоновом режиме через асинхронные барьеры (Asynchronous Barriers).
3. В это время CUDA- и тензорные ядра непрерывно перемножают матрицы из ранее загруженного буфера, не отвлекаясь на пересылку данных.

Кроме того, Hopper ввёл концепцию Distributed Shared Memory (DSMEM). Ранее мультипроцессоры SM не могли читать данные из локальной разделяемой памяти соседних SM: промежуточный результат приходилось сбрасывать в медленный кэш L2. Внутри кластера Hopper соседние SM объединены высокоскоростным сетевым кольцом, позволяя ядрам одного SM напрямую читать и писать в память другого SM с задержками, близкими к локальным.

Сетевой масштаб: NVLink 4-го поколения и NVSwitch

Ни одна передовая модель уровня LLaMA, Claude или GPT-4 не помещается в память одного ускорителя. Чтобы обучать сети на сотни миллиардов параметров, видеокарты объединяют в кластеры, где пропускная способность межчиповой связи становится важнее скорости самого процессора. Если чипы ждут обмена градиентами по медленной шине, дорогостоящие тензорные ядра простаивают.

Стандартная шина PCI Express (даже в спецификации PCIe 5.0) обеспечивает пропускную способность до 128 ГБ/с в обе стороны. Для распределённого обучения этого категорически мало. Поэтому для серверных платформ Hopper разработан интерфейс NVLink 4-го поколения.

Каждый процессор H100 оснащён 18 линиями NVLink 4, суммарно обеспечивающими двунаправленную полосу пропускания 900 ГБ/с на чип — это более чем в 7 раз быстрее PCIe 5.0.

Чтобы связать 8 ускорителей в сервере HGX H100 по схеме «каждый с каждым» (полносвязная топология all-to-all), на материнской плате установлены четыре чипа-коммутатора NVSwitch 3-го поколения. Каждый такой коммутатор содержит собственный аппаратный вычислитель SHARP (Scalable Hierarchical Aggregation and Reduction Protocol).

Когда восемь чипов Hopper завершают шаг обучения, им необходимо усреднить вычисленные градиенты (операция All-Reduce). Вместо того чтобы пересылать терабайты чисел между чипами и тратить ресурсы их SM на сложение, данные отправляются в коммутатор NVSwitch. Чип коммутатора складывает массивы чисел «на лету» прямо внутри своей кремниевой логики и рассылает готовый усреднённый результат обратно на ускорители, полностью освобождая вычислительные ресурсы GPU.

Эволюционный итог Hopper

Hopper окончательно закрепил разделение архитектур NVIDIA на две параллельные ветви: потребительскую (графическую) и вычислительную (серверную). Отказ от RT-ядер и текстурных конвейеров в пользу памяти HBM3, аппаратного ускорения тензоров FP8 через Transformer Engine и сетевой разгрузки через TMA превратил чип H100 в абсолютный стандарт серверного искусственного интеллекта своего времени.

Однако аппетит индустрии к масштабированию нейросетей упёрся в пределы одного кремниевого кристалла: при площади 814 мм² чип GH100 достиг физических лимитов литографии. Создать монолитный кристалл ещё большего размера на современных станках стало невозможно. Решению этой фундаментальной проблемы и переходу к двухкристальным суперчипам посвящена следующая архитектура — Blackwell.

Blackwell (NVIDIA B200, GB200): чиплетная компоновка, суперчипы и Tensor Memory

В предыдущей главе мы подошли к непреодолимой физической границе: кремниевый кристалл GH100 достиг площади 814 мм², вплотную упершись в лимит фотолитографической маски сканера (~858 мм²). Чтобы создать ускоритель следующего поколения для нейросетей триллионного масштаба, инженерам требовалось утроить число транзисторов. Однако закон Мура больше не обеспечивал нужной плотности в рамках одного монолитного кристалла. Решение NVIDIA изменило сам принцип проектирования графических процессоров: архитектура Blackwell отказалась от монолита, объединив 208 миллиардов транзисторов на базе технологии TSMC 4NP в единый логический чип с помощью интерфейса, чья пропускная способность превышает трафик всей глобальной сети интернет.

Каким образом графический процессор может физически состоять из двух независимых кремниевых кристаллов, но для операционной системы, компилятора CUDA и программиста оставаться абсолютно неделимым вычислительным ядром?

Разрушение барьера маски: интерфейс NV-HBI и двухкристальная компоновка

Попытки соединить несколько графических кристаллов на одной плате предпринимались индустрией десятилетиями — от мостиков SLI до модульных MCM-чипов. Однако все они неизбежно наталкивались на «штраф за межчиповое общение»: передача данных через внешние проводники печатной платы увеличивала задержки в сотни раз, дробила L2-кэш на изолированные сегменты и требовала от разработчика вручную распределять данные между кристаллами.

В чипе B200 компания применила передовую 2.5D-упаковку TSMC CoWoS-L (Chip-on-Wafer-on-Substrate with Local Silicon Interconnect). Два кристалла размером на пределе маски каждый смонтированы на органической подложке и соединены кремниевыми пассивными мостами.

NV-HBI (NVIDIA High-Bandwidth Interface) — специализированный кремниевый межкристальный мост с пропускной способностью 10 ТБ/с в обоих направлениях, обеспечивающий полную аппаратную когерентность кэшей и регистров между двумя полукристаллами.

Благодаря задержкам на уровне внутричиповых межсоединений и пропускной способности 10 ТБ/с интерфейс NV-HBI стирает границу между двумя кристаллами. Процессор B200 не функционирует как двухпроцессорная система. Планировщики потоковых мультипроцессоров (SM), контроллеры памяти и адресное пространство видят кремний как единый монолит:

• Единый кэш L2: данные, записанные SM на кристалле 0, мгновенно доступны для чтения SM на кристалле 1 без инвалидации кэшей и программной синхронизации.
• Сквозная адресация: контроллеры стеков памяти HBM3e объединены в общую ткань кроссбара; любой SM имеет симметричное время доступа к любому из 8 стеков памяти.
• Симметрия SIMT: варпы распределяются планировщиками по мультипроцессорам обоих кристаллов без учета физической топологии.

Параметр	Hopper (H100 SXM)	Blackwell (B200 SXM)	Масштаб прироста
Техпроцесс	TSMC 4N	TSMC 4NP	Оптимизация шага
Количество транзисторов	80 млрд	208 млрд	в 2,6 раза
Число кристаллов (Die)	1 (монолит)	2 (CoWoS-L + NV-HBI)	Смена парадигмы
Потоковые мультипроцессоры (SM)	132 активных	160 активных (по 80 на кристалл)	+21%
Тип и объем памяти	До 80 ГБ HBM3	До 192 ГБ HBM3e	в 2,4 раза
Пропускная способность VRAM	3,35 ТБ/с	8,0 ТБ/с	в 2,38 раза
Межчиповый линк (NVLink)	NVLink 4 (900 ГБ/с)	NVLink 5 (1800 ГБ/с)	в 2 раза

Второе поколение Transformer Engine и революция FP4

Увеличения числа транзисторов и пропускной способности памяти до 8 ТБ/с недостаточно для обучения моделей масштаба GPT-4 и более сложных мультимодальных систем: объемы матричных умножений растут экспоненциально. В главе об архитектуре Hopper мы познакомились с форматами FP8 (E4M3 и E5M2), снизившими требования к памяти вдвое по сравнению с FP16. В архитектуре Blackwell тензорные ядра 5-го поколения сделали следующий шаг — переход на 4-битные числа с плавающей запятой (FP4).

Число в формате FP4 занимает всего 4 бита: 1 бит знака, 2 бита экспоненты и 1 бит мантиссы (E2M1). Это дает всего 16 дискретных состояний. Попытка квантовать глубокую нейросеть в такой узкий диапазон стандартными методами неминуемо приводит к катастрофическому коллапсу вычислений: любые редкие всплески активаций (outliers) вызывают переполнение или обнуляют малые градиенты.

Чтобы сделать FP4 применимым не только для чернового вывода, но и для полноценного инференса и тренировки моделей, инженеры разработали микротензорное масштабирование (Micro-tensor Scaling) во втором поколении Transformer Engine.

Вместо одного коэффициента масштабирования на всю матрицу или тензор (как это делалось в FP8), аппаратная часть Blackwell делит вектор чисел на компактные блоки (микротензоры) фиксированного размера — всего по 16 или 32 элемента.

$$x_{\text{real}} \approx x_{\text{FP4}} \times S_{\text{block}} \times S_{\text{tensor}}$$

Где $x_{\text{FP4}}$ — 4-битное значение элемента, $S_{\text{block}}$ — локальный 8-битный масштабный коэффициент для группы из 16 соседних чисел, а $S_{\text{tensor}}$ — глобальный масштаб всего тензора. Если внутри одного блока возникает числовой всплеск, его персональный скейлер сжимает локальный диапазон, предотвращая срез значений, в то время как соседние блоки сохраняют высокое разрешение для малых чисел.

Тензорные ядра Blackwell выполняют вычисления с микротензорами FP4 со скоростью до 20 петафлопс на один ускоритель (с учетом структурного прореживания 2:4 Sparsity). Это в четыре раза превосходит пиковую FP8-производительность кристалла Hopper.

Специализированные аппаратные сопроцессоры: Decompression Engine и RAS

По мере роста вычислительной мощности GPU узким местом современных дата-центров становится не математика, а подготовка данных. В классическом пайплайне аналитики (SQL, Apache Spark) или обучения нейросетей терабайты сырых данных хранятся в сжатом виде (форматы Parquet, ORC, сжатые алгоритмами Snappy, LZ4 или Deflate). Традиционно распаковкой занимается центральный процессор, после чего гонит несжатые массивы через медленную шину PCIe в память GPU, растрачивая циклы CPU и создавая постоянные заторы.

В чип Blackwell встроен отдельный физический ускоритель декомпрессии — Decompression Engine.

Decompression Engine — аппаратный кремниевый блок в архитектуре Blackwell, предназначенный для потоковой распаковки данных по алгоритмам LZ4, Snappy и Deflate непосредственно в высокоскоростную память HBM3e с производительностью до 800 ГБ/с.

Благодаря этому механизму операции сканирования и фильтрации баз данных выполняются в десятки раз быстрее: процессор отправляет в GPU компактные сжатые файлы напрямую из хранилища, а Blackwell распаковывает их силами кремниевого блока, не отвлекая SM и тензорные ядра от вычислений.

Параллельно с ростом скорости остро встает вопрос надежности. Кластеры для обучения современных frontier-моделей насчитывают от 16 000 до 100 000 графических процессоров. При таком масштабе среднее время наработки на отказ (MTBF) кластера падает до нескольких часов: случайный сбой в одном чипе приводит к аварийной остановке всего распределенного процесса и откату к последнему чекпоинту.

Для решения этой задачи в архитектуру добавлен выделенный сопроцессор RAS Engine (Reliability, Availability, and Serviceability). На кристалле размещены тысячи встроенных цифровых сенсоров, отслеживающих:

• токи утечки и флуктуации напряжений в реальном времени;
• температурные градиенты на суб-микросекундных интервалах;
• деградацию межсоединений и ранние признаки выхода из строя транзисторов;
• частоту мягких ошибок памяти (ECC) с автоматической фоновой локализацией сбойных строк.

RAS Engine прогнозирует вероятный сбой конкретного узла за десятки минут до его фактической аварии. Это позволяет планировщику оркестратора (Kubernetes / Slurm) заблаговременно перенести состояние задачи на резервный узел без падения всего кластера.

Архитектура суперчипа Grace Blackwell (GB200)

Несмотря на колоссальную мощь двух кристаллов B200, в дата-центрах графический ускоритель не работает автономно: ему необходим управляющий хост-процессор. В стандартных конфигурациях GPU подключен к CPU через стандартную шину PCIe 5.0 (пропускная способность $128\text{ ГБ/с}$ в дуплексе). При обучении моделей с триллионами параметров шина PCIe становится критическим бутылочным горлышком при передаче весов, градиентов и состояния оптимизатора.

Ответом на этот барьер стал суперчип GB200, соединивший вычисления общего назначения и тензорные процессоры в неразделимую симбиотическую систему.

В состав одного модуля GB200 входят:

• Один процессор NVIDIA Grace: 72 ядра ARM Neoverse V2 с векторными инструкциями SVE2 и 480–960 ГБ энергоэффективной системной памяти LPDDR5X (пропускная способность 546 ГБ/с).
• Два графических процессора Blackwell B200: суммарно 4 кристалла, 416 миллиардов транзисторов и 384 ГБ сверхбыстрой памяти HBM3e с совокупной пропускной способностью 16 ТБ/с.
• Шина NVLink-C2C (Chip-to-Chip): прямой интерфейс связи CPU и GPU.

Шина NVLink-C2C кардинально меняет логику работы с памятью:

NVLink-C2C — высокоскоростной межчиповый интерфейс прямого соединения CPU Grace и GPU Blackwell с пропускной способностью 900 ГБ/с, поддерживающий полную аппаратную когерентность памяти (Cache Coherent Memory).

В системе на базе GB200 больше нет разделения на «память хоста» и «память устройства». Процессор Grace и оба графических чипа B200 используют единое 64-битное виртуальное адресное пространство. GPU Blackwell может напрямую атомарно читать и модифицировать структуры в памяти LPDDR5X хоста с задержками системной шины, а CPU Grace — адресовать тензоры в памяти HBM3e.

Шина PCIe 5.0 полностью исключена из критического тракта обмена данными между CPU и GPU. Это устраняет необходимость явного копирования буферов через команды cudaMemcpy и открывает возможность запуска задач с объемами контекста, многократно превосходящими физический размер HBM3e.

Сеть масштаба стойки: NVLink 5 и концепция вычислительной стойки NVL72

Предыдущие поколения серверов строили по схеме 8-GPU узлов (HGX H100), где восемь чипов объединялись коммутаторами NVSwitch внутри одной металлической коробки, а связь между коробками организовывалась через традиционные сетевые адаптеры InfiniBand. Однако сетевые задержки сетевых карт (NIC) тормозят фазу коммуникации All-Reduce при параллелизме тензоров (Tensor Parallelism).

Архитектура Blackwell переосмысливает понятие «вычислительного узла»: элементарной единицей суперкомпьютера становится не отдельный сервер, а целая стойка — NVIDIA GB200 NVL72.

Стойка NVL72 объединяет:

1. 36 суперчипов GB200 (суммарно 72 графических процессора B200 и 36 процессоров Grace CPU).
2. 9 специализированных коммутационных лотков NVSwitch 5-го поколения.
3. Полностью жидкостное охлаждение (Direct-to-Chip Liquid Cooling), отводящее до 120 кВт тепла.
4. Медную кабельную разводку NVLink (Cartridge Spine) на задней панели стойки суммарной длиной более 3 километров, заменяющую тысячи дорогих и энергоемких оптических трансиверов.

Интерфейс NVLink 5 обеспечивает каждому GPU Blackwell пропускную способность $1800\text{ ГБ/с}$ (в два раза выше, чем NVLink 4 в Hopper). В стойке NVL72 коммутаторы NVSwitch связывают все 72 графических процессора в единый неблокируемый домен NVLink.

Совокупная пропускная способность внутристоечной сети NVLink достигает колоссальных 130 ТБ/с. Для программиста и модели вся стойка NVL72 ведет себя как один гигантский виртуальный GPU с:

• 13,5 ТБ сверхбыстрой памяти HBM3e с пропускной способностью 576 ТБ/с;
• 1,44 эксафлопса вычислительной мощности в операциях FP4;
• возможностью исполнять модели Mixture-of-Experts (MoE) размером в триллионы параметров целиком внутри домена быстрой памяти без обращения к внешним сетевым протоколам.

Эволюция от монолитных чипов Turing к распределенному гигантскому кристаллу Blackwell завершила трансформацию графического процессора: из ускорителя отрисовки полигонов он окончательно превратился в масштабируемую фабрику тензорных вычислений, где граница между отдельными микросхемами стерта кремниевыми мостами и когерентными протоколами.

Кластерная инфраструктура: архитектура NVIDIA DGX и DGX Spark

Если собрать сервер из восьми флагманских ускорителей и подключить их через стандартные слоты материнской платы PCIe к центральному процессору, распределенное обучение современной языковой модели потерпит фиаско: графические процессоры будут проводить до 80–90% времени в холостом ожидании данных. Проблема кроется не в вычислительной мощности тензорных ядер, а в топологии соединений. Обучение больших нейросетей требует непрерывной синхронизации десятков миллиардов параметров между всеми чипами. Как преодолеть барьер межчиповых задержек на уровне одного корпуса, масштабировать вычисления на тысячи узлов дата-центра и при этом предоставить инженеру идентичную архитектурную среду прямо на рабочем столе?

Анатомия серверного узла DGX: преодоление барьера PCIe

В классической серверной архитектуре графические карты выступают периферийными устройствами: каждый GPU обменивается данными через корневой комплекс шины PCI Express центрального процессора. Даже современная шина PCIe 5.0 x16 обеспечивает двунаправленную пропускную способность лишь около 128 ГБ/с. В задачах обучения глубоких моделей, где терабайты промежуточных активаций и весов должны циркулировать между ядрами каждую секунду, этот канал моментально превращается в «бутылочное горлышко».

Для устранения этого барьера компания NVIDIA разработала платформу DGX — специализированный вычислительный сервер, где графические процессоры объединены в общую сеть в обход шины CPU.

Классический сервер (PCIe):
[ GPU 0 ] <--- PCIe ---> [ Host CPU / Root Complex ] <--- PCIe ---> [ GPU 1 ]
             (Узкое место шины, высокие задержки CPU)

Сервер NVIDIA DGX (NVLink + NVSwitch):
[ GPU 0 ] <===================> [ NVSwitch Fabric ] <===================> [ GPU 1 ]
  ||                                   ||                                   ||
[ GPU 2 ] <===================> [ NVSwitch Fabric ] <===================> [ GPU 3 ]
             (Прямой All-to-All обмен на терабайтных скоростях)

Архитектура узла DGX базируется на трех фундаментальных принципах:

1. Разделение вычислительного и системного конвейеров. Центральный процессор (Intel Xeon, AMD EPYC или энергоэффективный NVIDIA Grace на базе Arm) отвечает за работу операционной системы, координацию потоков, управление вводом-выводом и подкачку датасетов из накопителей NVMe. Вычислительная часть — восемь специализированных GPU — вынесена на отдельную базовую плату (GPU Baseboard).
2. Топология «каждый с каждым» (All-to-All) без блокировок. Ускорители общаются напрямую через высокоскоростные мосты NVLink, минуя системную память и прерывания операционной системы.
3. Единое физическое и логическое пространство. С точки зрения компилятора CUDA и распределенных библиотек (NCCL), память всех установленных видеокарт может адресоваться как гигантский общий пул данных.

Поколение платформы	Ускорители в узле	Шина GPU	Пропускная способность на GPU	Общая скорость матрицы узла
DGX A100	8 × A100 (SXM4)	NVLink 3	600 ГБ/с	4,8 ТБ/с
DGX H100	8 × H100 (SXM5)	NVLink 4	900 ГБ/с	7,2 ТБ/с
DGX B200	8 × B200 (SXM6)	NVLink 5	1800 ГБ/с	14,4 ТБ/с

Скачок пропускной способности от поколения к поколению демонстрирует жесткое правило ИИ-инфраструктуры: удвоение вычислительной плотности тензорных ядер требует эквивалентного удвоения скорости интерконнекта, иначе кристаллы будут простаивать в фазе синхронизации градиентов.

Фабрика NVSwitch и аппаратная редукция данных

Если соединять восемь чипов напрямую физическими трассами NVLink по принципу полносвязной сетки, на печатной плате возникает топологический тупик: количество выделенных линий на каждом GPU ограничено площадью кристалла и подложки. Начиная с поколения DGX-2 и систем DGX A100/H100/B200 эту проблему решает кремниевый коммутатор NVSwitch.

Вместо прямых связей «точка-точка» каждый GPU подключается ко всем микросхемам NVSwitch, распаянным внутри узла. Коммутаторы образуют неблокирующую матрицу (Crossbar Switch). Любой процессор может передать пакет в любой другой GPU с минимальной и гарантированно одинаковой аппаратной задержкой.

Ключевой инсайт: NVSwitch — это не просто маршрутизатор пакетов. Начиная с архитектуры Hopper, в кремний NVSwitch интегрированы аппаратные сумматоры SHARP (Scalable Hierarchical Aggregation and Reduction Protocol).

Когда восемь видеокарт завершают шаг обратного распространения ошибки (Backpropagation), им необходимо усреднить вычисленные градиенты — выполнить операцию All-Reduce. В обычной архитектуре процессоры пересылают массивы чисел друг другу, загружая собственные CUDA-ядра операциями сложения. В узлах DGX данные поступают в чипы NVSwitch, где складываются непосредственно в момент транзита по коммутационной шине. До целевых GPU доходит уже готовая сумма весов, освобождая драгоценные такты тензорных ядер для вычислений.

Благодаря аппаратной разгрузке время межузловой синхронизации сокращается в разы, что критично для масштабирования распределенного обучения на десятки и сотни серверов.

Масштабирование до DGX SuperPOD: сети InfiniBand и RoCE

Каким бы мощным ни был отдельный узел DGX B200, предоставляющий до 72 петафлопс вычислений в точности FP4, обучение флагманских фундаментальных моделей с триллионами параметров требует объединения сотен таких серверов в кластер — DGX SuperPOD.

На этом уровне масштабирования шины NVLink внутри одного корпуса уже недостаточно (за исключением специализированных стоек прямого соединения NVL72). На сцену выходит внешняя сетевая фабрика дата-центра.

Топология кластера DGX SuperPOD (двухуровневая фабрика Fat-Tree):
             [ Spine-коммутаторы Quantum InfiniBand ]
              /             \                     /             \
    [ Leaf-коммутатор 1 ]                 [ Leaf-коммутатор 2 ]
       /               \                     /               \
[ DGX Узел 1 ]    [ DGX Узел 2 ]      [ DGX Узел 3 ]    [ DGX Узел 4 ]

В серверах DGX применяется концепция сетевого рельсового разделения (Rail-Optimized Topology). Внутрь каждого узла встраивается восемь независимых сетевых адаптеров ConnectX (по одному выделенному адаптеру на каждый GPU). Видеокарта с индексом 0 в первом сервере связывается через выделенный коммутатор первого уровня (Leaf) напрямую с видеокартами с индексом 0 во всех остальных серверах кластера. Это исключает конкуренцию потоков данных между разными GPU внутри одного сетевого интерфейса.

Для объединения узлов используются две сетевые технологии:

• NVIDIA Quantum InfiniBand: стандарт де-факто для высокопроизводительных систем (HPC). Протокол использует аппаратное управление потоком на основе кредитов (Credit-Based Flow Control), полностью исключающее потерю пакетов (Lossless Fabric), и гарантирует задержки в пределах нескольких сотен наносекунд.
• NVIDIA Spectrum-X (Ethernet): оптимизированная сетевая платформа на базе Lossless RoCE (RDMA over Converged Ethernet). Она привносит адаптивную маршрутизацию и предотвращение заторов в традиционную инфраструктуру Ethernet, приближая ее эффективность к InfiniBand.

Ключевым механизмом обмена данными между серверами выступает технология GPUDirect RDMA (Remote Direct Memory Access). Сетевой адаптер считывает тензоры напрямую из локальной видеопамяти HBM одного сервера и через оптоволоконный трансивер записывает их прямо в память HBM другого сервера, полностью обходя системную память ОЗУ, стек TCP/IP и прерывания центральных процессоров обоих узлов.

Локальные вычисления нового поколения: суперкомпьютер DGX Spark

Кластеры DGX SuperPOD обеспечивают колоссальную вычислительную мощь, однако эксплуатация подобных дата-центров сопряжена с жесткими ограничениями: высокой стоимостью машинного часа, строгой очередью задач в оркестраторах (типа Slurm или Kubernetes) и соображениями конфиденциальности при отладке кода. Разработчикам автономных ИИ-агентов, ученым и дата-сайентистам требуется локальная среда для быстрого прототипирования, тестирования инференса и дообучения (Fine-Tuning) моделей без постоянного подключения к облаку.

Ответом на этот вызов стал персональный ИИ-суперкомпьютер NVIDIA DGX Spark, перенесший архитектурные принципы больших серверных платформ в ультракомпактный настольный формат.

Архитектура суперчипа GB10 в составе DGX Spark:
+--------------------------------------------------------------------------+
|                        NVIDIA GB10 Superchip                             |
|                                                                          |
|  [ 20-ядерный Arm CPU ]                   [ GPU Архитектуры Blackwell ]  |
|  10x Cortex-X925 + 10x Cortex-A725        6 144 ядра CUDA                |
|                                           Tensor Cores 5-го поколения    |
|                                           RT-ядра 4-го поколения         |
|                     \                   /                                |
|                      \                 /                                 |
|            Высокоскоростной внутренний интерконнект                      |
|                                 ||                                       |
|             128 ГБ когерентной памяти LPDDR5x (273 ГБ/с)                 |
+--------------------------------------------------------------------------+

В основе DGX Spark лежит суперчип NVIDIA GB10 Grace Blackwell. В отличие от серверных чипов B200, использующих дорогостоящую стековую память HBM3e и требующих жидкостного охлаждения киловаттных стоек, система GB10 спроектирована с прицелом на предельную энергоэффективность: тепловыделение (TDP) самого процессора составляет всего 140 Вт при общем энергопотреблении системы в 240 Вт.

Технический профиль платформы DGX Spark

Компактный корпус объемом около одного литра (размеры 150 × 150 × 50,5 мм и масса 1,2 кг) вмещает полноценный аппаратно-программный комплекс корпоративного уровня:

• Вычислительный блок GPU: кремниевый кристалл архитектуры Blackwell, содержащий 6 144 CUDA-ядра, тензорные ядра 5-го поколения с нативной поддержкой 4-битных вычислений (FP4) и тензорным масштабированием, а также RT-ядра 4-го поколения. Пиковая производительность достигает 1 PFLOP (петафлопс) в операциях FP4 со структурным прореживанием.
• Центральный процессор CPU: 20-ядерный гетерогенный процессор архитектуры Arm, сочетающий 10 высокопроизводительных ядер Cortex-X925 и 10 энергоэффективных ядер Cortex-A725 для плавной работы операционной системы и фоновой обработки данных.
• Единый пул памяти: 128 ГБ когерентной унифицированной системной памяти LPDDR5x с 256-битной шиной и пропускной способностью 273 ГБ/с. Память аппаратно разделяется между центральным и графическим процессорами без необходимости дублирования данных или сериализации массивов при вызове ядер CUDA.
• Сетевой контроллер: интегрированный адаптер корпоративного класса NVIDIA ConnectX-7 с пропускной способностью до 200 Гбит/с, дополненный портом 10 GbE, беспроводными модулями Wi-Fi 7 и Bluetooth 5.4.
• Программная среда: фирменная операционная система NVIDIA DGX OS с предустановленным стеком NVIDIA AI Enterprise, контейнерной средой, библиотеками TensorRT-LLM, vLLM и платформой разработки автономных агентов NVIDIA NemoClaw и OpenShell.

Место DGX Spark в цикле разработки ИИ

Объем когерентной памяти 128 ГБ и тензорные вычисления с поддержкой FP4 превращают компактное устройство в мощную автономную станцию. При квантовании весов в форматы FP4 или INT8 система DGX Spark способна запускать инференс моделей масштаба до 200 миллиардов параметров локально на одном рабочем столе.

При выполнении задач адаптации и дообучения (Fine-Tuning) методами низкоранговой адаптации (LoRA/QLoRA) система справляется с моделями плотностью до 70 миллиардов параметров (такими как Llama-3-70B). Наличие высокоскоростного интерфейса ConnectX-7 позволяет объединять до четырех компьютеров DGX Spark по прямому сетевому линку 200 Гбит/с, расширяя суммарный пул когерентной памяти до 512 ГБ для работы с гигантскими сетями вплоть до 700 миллиардов параметров.

Инфраструктурный континуум: от персонального агента до кластера

Эволюция архитектур от Turing до Blackwell наглядно продемонстрировала, что создание современных систем искусственного интеллекта невозможно рассматривать исключительно в рамках одного кристалла. Процесс разработки выстраивается в сквозной континуум:

[ Настольный DGX Spark (GB10) ]
        |  Локальная отладка, инференс агентов, QLoRA (до 200B параметров)
        v
[ Серверный узел DGX B200 ]
        |  Тяжелое дообучение, средние модели, высоконагруженный инференс (8 × B200, NVLink 5)
        v
[ Кластер DGX SuperPOD ]
           Предобучение фундаментальных моделей с триллионами весов (тысячи GPU, InfiniBand / Spectrum-X)

Каждый уровень этой пирамиды решает одну и ту же фундаментальную задачу, поставленную в начале статьи: ликвидирует задержки перемещения весов и градиентов.

На рабочем столе в DGX Spark это достигается за счет единой когерентной памяти LPDDR5x суперчипа GB10, где CPU и GPU обращаются к одним и тем же тензорам с нулевым копированием. Внутри серверного шасси DGX B200 эту функцию выполняет матрица NVSwitch с пропускной способностью 14,4 ТБ/с и аппаратной редукцией SHARP. На уровне всего дата-центра задачу решает двухуровневая оптическая фабрика InfiniBand/Spectrum-X с протоколами RDMA.

В результате программный код, написанный и отлаженный исследователем на компактном настольном DGX Spark, без единой модификации переносится в гигантские фабрики DGX SuperPOD — вся разница заключается лишь в масштабе параллелизма.

Эволюционная матрица: прямое сравнение архитектур и подбор под задачи

В 2024 году попытка развернуть распределённое обучение большой языковой модели на кластере из восьми потребительских флагманов GeForce RTX 4090 нередко заканчивается конфузом: графические процессоры с совокупной производительностью свыше 660 TFLOPS простаивают до $85\%$ времени, уступая компактному серверу на базе четырёх устаревающих ускорителей A100. Причина кроется в фундаментальном парадоксе современной кремниевой инженерии: пиковая вычислительная мощность кремния давно перестала быть главным фактором реальной скорости вычислений.

Пройдя путь от кремниевого кристалла Turing до модульных суперчипов Blackwell, компания NVIDIA полностью перекроила саму суть GPU. Графический процессор эволюционировал из прямолинейного конвейера растеризации в гетерогенный комплекс, где каждый транзистор специализирован под конкретную математическую или коммутационную операцию. Чтобы безошибочно подбирать аппаратное обеспечение под инженерные задачи, необходимо свести воедино все слои изученных архитектур: вычислительные SM, специализированные ядра, форматы данных, иерархию памяти и межчиповые фабрики.

Великий раскол: ветвление вычислительной и графической ДНК

На этапе архитектуры Turing кремний оставался монолитным компромиссом: один и тот же кристалл TU102 обслуживал как флагманскую игровую видеокарту RTX 2080 Ti, так и профессиональный ускоритель Quadro RTX 6000. Однако лавинообразный рост нейросетей сделал этот компромисс невозможным. Чипу для дата-центров не нужны блоки растеризации, дисплейные контроллеры и RT-ядра, но критически необходимы аппаратная поддержка FP64, терабайты пропускной способности памяти и сверхскоростные порты интерконнекта.

Начиная с поколения Ampere, единая линия разработки окончательно разделилась на две параллельные ветви со своей независимой микроархитектурной логикой.

Параметр сравнения	Графическая ветвь (GeForce / RTX Workstation)	Вычислительная ветвь (Data Center / AI)
Представители поколений	Ampere (GA102), Ada Lovelace (AD102)	Ampere (GA100), Hopper (GH100), Blackwell (B200)
Специализированные блоки	RT-ядра (BVH, Ray-Triangle, OMM, DMM), движок OFA	Движок Transformer Engine, блоки TMA, декомпрессоры
Тип набортной памяти	Дискретная GDDR6 / GDDR6X (шина до 384 бит)	Стековая память HBM2e / HBM3 / HBM3e (шина до 8192 бит)
Поддержка FP64 (двойная точность)	Рудиментарная (темп $1:64$ от базового FP32)	Полноскоростная (темп $1:2$ от базового FP32)
Сетевые интерфейсы	Стандартная системная шина PCIe (до 64–128 ГБ/с)	Фабричные шины NVLink (от 600 до 1800 ГБ/с на чип)
Компоновка кристалла	Монолитный кремний с акцентом на высокую частоту	Монолит на пределе маски (Hopper) или чиплеты CoWoS-L (Blackwell)

Этот раскол диктует жесткое архитектурное правило: невозможно компенсировать отсутствие межчиповой связности высокой тактовой частотой игрового чипа, точно так же, как невозможно эффективно запустить трассировку путей (Path Tracing) на ускорителе H100, лишенном блоков обхода структур BVH.

Эволюция потокового мультипроцессора: битва за плотность вычислений

Сердцем любого поколения GPU NVIDIA остаётся потоковый мультипроцессор (SM). Если проследить его внутренние изменения от TU102 до чиплета B200, становится виден сдвиг приоритетов: кремниевая площадь последовательно изымалась у скалярных инструкций общего назначения и передавалась матричным тензорным блокам и локальным кэшам.

Turing SM:    [ FP32 ] [ INT32 ] [ Tensor Core Gen2 ] [ RT Core Gen1 ]
                 ↓
Ampere SM:    [ FP32/FP32+INT32 ] [ Tensor Core Gen3 (TF32/Sparsity) ] [ RT Core Gen2 ]
                 ↓
Hopper SM:    [ FP32 ] [ FP64 ] [ Tensor Core Gen4 (Transformer Engine, FP8) ] [ TMA ]
                 ↓
Blackwell SM: [ FP32 ] [ FP64 ] [ Tensor Core Gen5 (Micro-tensor FP4) ] [ TMA Gen2 ]

Архитектурные вехи SM

1. Turing: впервые разделил пути данных для одновременного исполнения FP32 и INT32, устранив структурные простои планировщика варпов.
2. Ampere: удвоил вычислительный тракт FP32 в графических чипах и ввёл формат TensorFloat-32 (TF32), позволивший ускорить обучение сетей без ручной конвертации весов. Векторное структурное прореживание $2:4$ заложило основу работы с разреженными матрицами.
3. Ada Lovelace: оптимизировала планирование исполнения неупорядоченных потоков с помощью технологии Shader Execution Reordering (SER), радикально подняв КПД вычислений при дивергенции вторичных лучей.
4. Hopper: избавился от графического балласта, внедрил модуль Transformer Engine и распределённую память DSMEM, позволив соседним SM обмениваться данными напрямую.
5. Blackwell: довел специализацию до предела, внедрив микротензорное масштабирование и формат FP4 (E2M1), удвоивший плотность упаковки весов по сравнению с Hopper при сохранении математической сходимости.

Каждое поколение не просто наращивало количество транзисторов, но и снижало энергозатраты на один полезный математический расчет за счет резкого сокращения разрядности обрабатываемых чисел.

Магия форматов: как математика экономит транзисторы и ватты

Главный драйвер вычислительной плотности — постепенный отказ от избыточной точности представления вещественных чисел там, где алгоритм устойчив к шуму квантования.

Снижение разрядности числа вдвое уменьшает площадь кремниевого умножителя приблизительно вчетверо и пропорционально снижает объем трафика, перекачиваемого через подсистему памяти.

Эволюция поддерживаемых точностей тензорными ядрами наглядно объясняет, почему производительность современных чипов растет быстрее, чем количество физических транзисторов:

• FP32 (32 бита): 1 бит знака, 8 бит экспоненты, 23 бита мантиссы. Золотой стандарт классического HPC (физическое моделирование, гидродинамика), избыточный для нейросетей.
• TF32 (19 бит): диапазон FP32 (8 бит экспоненты) с точностью FP16 (10 бит мантиссы). Де-факто стандарт прозрачного ускорения в сетях Ampere.
• FP8 (8 бит): два брата Hopper — E4M3 (для активаций и весов прямого прохода) и E5M2 (для градиентов обратного прохода с широким диапазоном значений).
• FP4 (4 бита): микротензорный формат Blackwell (E2M1). Всего 1 бит мантиссы компенсируется локальными коэффициентами масштабирования на группы из 16 или 32 чисел, что позволяет умещать сложнейшие модели трансформеров целиком в сверхскоростную стековую память.

Иерархия памяти и Roofline-модель

Производительность любой вычислительной системы ограничена одним из двух барьеров: либо не хватает пиковой мощности исполнительных блоков (зона compute-bound), либо вычислительные конвейеры захлёбываются в ожидании данных из памяти (зона memory-bound).

Математически граница определяется отношением пиковой производительности к пропускной способности памяти:

$$\text{Критическая интенсивность} = \frac{\text{Пиковая производительность (FLOP/s)}}{\text{Пропускная способность памяти (Byte/s)}}$$

Если ваш алгоритм выполняет меньше операций с плавающей запятой на каждый байт, переданный из памяти, чем это пороговое значение, добавление любых дополнительных вычислительных ядер не ускорит выполнение ни на один процент.

Эволюция архитектур шла по пути непрерывного отодвигания этого барьера. Когда инженеры упёрлись в энергетический предел внешних шин GDDR (даже с переходом на модуляцию PAM4), на арену вышли стековая память HBM и межчиповые мосты NV-HBI.

Сводная эволюционная матрица

Ниже приведены фундаментальные характеристики ключевых кремниевых архитектур, иллюстрирующие шестилетний технологический скачок.

Характеристика	Turing (TU102)	Ampere (GA100)	Ada Lovelace (AD102)	Hopper (GH100)	Blackwell (B200)
Год анонса	2018	2020	2022	2022	2024
Техпроцесс	TSMC 12 нм FFN	TSMC 7 нм	TSMC 4N	TSMC 4N	TSMC 4NP (2 кристалла)
Транзисторы (млрд)	18,6	54,2	76,3	80,0	208,0
Тип памяти	GDDR6	HBM2e	GDDR6X	HBM3 / HBM3e	HBM3e
Ширина шины памяти	384 бит	5120 бит	384 бит	5120 бит	8192 бит
Пропускная способность VRAM	672 ГБ/с	2039 ГБ/с	1008 ГБ/с	3350–4800 ГБ/с	8000 ГБ/с
Межчиповый интерфейс	NVLink 2 (100 ГБ/с)	NVLink 3 (600 ГБ/с)	Отсутствует	NVLink 4 (900 ГБ/с)	NVLink 5 (1800 ГБ/с)
Ключевой формат вычислений	FP16, INT8, INT4	TF32, BF16	FP8, FP16, TF32	FP8 (E4M3, E5M2)	FP4 (Micro-tensor)
Вычислительная парадигма	Гибридный рендеринг	Разреженные матрицы ($2:4$)	Генерация кадров (OFA)	Движок Transformer Engine	Суперчипы CoWoS-L

Инженерные сценарии: руководство по выбору оборудования

Подбор архитектуры под конкретный проект требует сопоставления математического профиля задачи с аппаратными возможностями чипа. Ошибочный выбор ведет либо к переплате сотен тысяч долларов за простаивающие блоки, либо к аппаратной невозможности запустить вычисления.

1. Инференс больших языковых моделей (LLM) и систем MoE

При инференсе генеративных моделей фаза декодирования (генерация токена за токеном) упирается исключительно в пропускную способность памяти: веса модели должны прокачиваться через SM для генерации каждого отдельного слова.

• Малый масштаб (модели 7B–14B параметров): оптимальны потребительские карты поколения Ada Lovelace (RTX 4090) или мобильные суперчипы DGX Spark на архитектуре Grace Blackwell. Достаточно пропускной способности памяти GDDR6X или быстрой системной LPDDR5x.
• Средний и крупный масштаб (модели 70B+ параметров, квантованные в FP8/FP4): ускорители H100/H200 и B200. Поддержка нативного формата FP8 в движке Transformer Engine позволяет запустить Llama-3-70B на двух ускорителях H100 без потери качества, тогда как архитектуре Ampere потребуется четыре узла A100 (FP16/TF32) из-за вдвое большего расхода видеопамяти.

2. Распределённое предобучение нейросетей (Pre-training)

Сценарий с преобладанием операций матричного перемножения в пакетном режиме (большой batch size) целиком зависит от интерконнекта. На фазе All-Reduce градиенты синхронизируются между всеми узлами.

• Вердикт: только серверные кластеры на базе NVLink и NVSwitch (платформы DGX A100, DGX H100, стойки GB200 NVL72).
• Попытка объединить потребительские платы (RTX 3090 / 4090) через стандартные линии PCIe даже поколения 5.0 приводит к тому, что до $80\%$ времени чипы простаивают, ожидая сетевой стек.

3. Компьютерная графика, CAD/CAM и офлайн-рендеринг

Задачи физически корректной визуализации света, анимации, проектирования в SolidWorks, CATIA и рендеринга кинематографического качества.

• Вердикт: архитектура Ada Lovelace в лице профессиональных адаптеров NVIDIA RTX 6000 Ada.
• В этих задачах ускорители дата-центров (H100/B200) абсолютно бесполезны: в них физически удалены блоки растеризации, видеовыходы и RT-ядра. Напротив, RT-ядра 3-го поколения в архитектуре Ada с поддержкой Opacity Micro-Map (OMM) и Displaced Micro-Mesh (DMM) ускоряют просчет сцен со сложной геометрией и листвой в 2–3 раза по сравнению с Ampere, а 48 ГБ памяти ECC предотвращают аварийный сброс рендера при переполнении буфера сцены.

Заключение: современный GPU как гетерогенный комплекс

Пройдя путь от Turing до Blackwell, графические процессоры NVIDIA совершили качественный скачок: они перестали быть простыми математическими сопроцессорами, превратившись в распределённые суперкомпьютерные фабрики.

Эволюция кремния доказала, что наращивание сырой тактовой частоты и количества простых скалярных ALU исчерпало себя. Современное превосходство в вычислениях базируется на синергии четырёх начал:

1. Специализация кремния (тензорные ядра, RT-ядра, декомпрессоры, оптический поток).
2. Адаптивная математика низкой разрядности (TF32, FP8, микротензорный FP4).
3. Трехмерная интеграция памяти (стеки HBM3e и кремниевые мосты CoWoS-L).
4. Сквозная когерентная коммуникация (NVLink, NVSwitch, NVLink-C2C).

Грамотный инженерный выбор архитектуры строится не на чтении рекламных цифр TFLOPS, а на понимании того, в какое именно физическое звено упрётся ваш алгоритм — в задержку коммутации, в емкость локального кэша, в полосу пропускания памяти или в точность представления вещественного числа.